CMOS集成电路闩锁效应形成机理和对抗措施
CMOS电路中的闩锁效应
闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。
虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。
闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。
CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。
由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。
N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。
在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。
在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。
闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。
闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。
在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。
当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。
同时，P型晶体管的栅电压会低于阈值电压，导致截止。
然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。
这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。
此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。
由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。
随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。
这也会导致闩锁效应的形成。
对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。
一种常用的对抗措施是增加输入电阻。
通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。
另一种对抗措施是使用级联电路设计。
级联电路将多个CMOS晶体管连接起来，使其共同工作。
在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。
这可以减小闩锁效应的发生概率。
此外，优化电流和电压的选择也可以减小闩锁效应的影响。
通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。
最后，使用更高的供电电压也是一种对抗闩锁效应的方法。
通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。
综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。
ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。
很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。
这就是所谓的“闩锁效应”。
在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。
在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。
这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。
当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。
这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。
闩锁效应在早期的CMOS工艺中很重要。
不过，现在已经不再是个问题了。
在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。
闩锁效应及版图设计注意事项
版图设计级抗闩锁措施
闩锁效应的避免措施
加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻；
增加扩散区的间距，尽可能使P阱和PMOS管的区域离得远一些，如输出级的 NMOS、PMOS放在压焊块两侧。
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。
I 限制电源的输出电流能力，防止电源提供电流过大，超过寄生PNPN结构导通所需的维持电流，这可以通过0.在7VCMOS的输入端或者输出
端加限流电阻来实现。
OUT
g
Rwell
外闩延锁衬 效底应O：就U将是器指T件CM制O作S在电接重路V掺中D杂在D衬电底源上VD的RD低和w掺地el杂线l 外GN延D层之中间，，降由低于R寄su生b的. NPN和PNP相互影响，形衬成底 PNPN结构，在特定条件下会产生
少数载流子保护环：P+环围绕Nwell外侧，并接GND构成空穴少子保护
VDD
环，避免PMOS的空穴注入到NMOS区；N+环围绕NMOS，并接VDD
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
《CMOS集成电路闩锁效应》第三章课件
《CMOS集成电路闩锁效应》讲义
Id
③ ②
④
①
VDD
输入
VSS
输出
VDD
p+ PW
n+
n+
p+
p+
Rp Id
Rn P-sub (a)
n+ NW
VDD
Id
Rn
PNP
Rp
NPN
VSS (b)
3
直流测量方法
➢ 当VDD电压小于该PN结的击穿电压时，VDD与VSS之间的电流等于该反偏PN结的反向漏电流，漏电流 很小。
射结正偏， NPN导通
(a)
(b)
4
《CMOS集成电路闩锁效应》讲义
直流测量方法
加载负向激励电压触发，调节Vn从0V 逐渐向负向不断变得更负，可以测量到 PNPN结构从截止状态到触发状态变化 过程的电流电压关系。当PNPN结构被 触发后，调节Vn从负电压逐渐向正电压 不断变大，可以测量到PNPN结构从触 发状态到截止状态变化过程的电流电压 关系。
，或者引起系统错误。
VSS VDD
VDD
VDD
p+
n+
n+
PW Rp
NPN
n+
PW Rp
n+
PsubVSSV源自S(a)(b)(c)
9
NPN的TLP IV曲线
➢ 当加载在VDD的脉冲电压≤Vt1时，NPN会一直处于高阻阻塞态，它的电流是二极管的反向偏置漏电流，漏电流非常小。 ➢ 当加载在VDD的脉冲电压>Vt1时，NPN开启表现为负阻态，电流随着VDD电压的减低而升高。 NPN开启后进入BC段，并形成正反馈
CMOS集成电路闩锁效应抑制技术
０ Ｖｏ１ １ ．Ｎ ｏ ９
． ．
电 子
与
封
装
ＥＬＥＣＴＲＯ ＮＩ ＣＳ ＆ Ｐ ＡＣＫＡ ＧＩ Ｇ Ｎ
总 第８ ９期 ２ｌ ０ ０年 ９月 Fra bibliotek× 路
计 ；
Ｃ Ｓ集成 电路 闩锁效 应 抑制技术 ＭＯ
董 丽凤 ，李艳 丽 ，王 吉 源
（ 江西理工大学信息工程学院 ，江西 赣少Ｉ ４ ０ ０ Ｉ３ １０ ） ，
出 了闩锁 效 应 产 生 的 三 个 基 本 条件 ， 并从 版 图 设 计 和 工 艺 设 计 两 方 面 总 结 了几种 抑 制 闩锁 效应 的
关键技 术 。
关键词 ：Ｃ ＭＯＳ集成 电路 ；闩锁 效应 ；可控硅 ；抑制 中图分类号 ：Ｔ ４ Ｍ３ １ 文献标 识码 ： Ａ 文章编号 ：１８ －０ ０（ ０ ０） ９０ ２ －３ ６ １ｌ７ ２ １ ０ —０ ８０
Ａｂｓｒ ｃ ： ｔｈ ｕＤｅ ｆ ｃ ｓｏ ｅｏ ａｎ ｃ ｕｓ ｈ ｔＣＭ Ｏ Ｓ Ｉ ｂｅ ｏ ｅ ｎ ａｉ ｐ ｌｃ ｔｏ ａ ｄ ａ ｅ ｉｅ ｔ ａ ｔＬａｃ ． ｆｅ ｔｉ ｎ ｆｍ ｉ ａ ｅｔ ａ Ｃ ｃ ｍ ｓｉ ｖ ｌ ｉ ａ ｐ ｉ ａｉｎ， ｎ ｓｄ ｖ ｃ ｄ ｎ
ｃ ａ ｎｅ ｎ ｔ ｅ ｏ ｅ ｍａｌｒａ ｄｓ ａｌｒＬａ ｃ —ｐ ｅ ｅ ｔｎ ＣＭ ＯＳ ｓｒ ｃｕ ｅｉ ｓａ ｄｏ ｔ ｎ ｒａ ｉ ｇｙ． ｓ ｄ ｈ ｎ ｌｅ ｇ ｈｂ ｃ ｍ ｓｓ ｌ ｎ ｍ ｌｅ， ｔｈ ｕ ｆ ｃ ｌ ｅ ｉ ｔｕ ｔ ｒ ｔｎ ｕ ｃｅ ｓｎ ｌ Ｂａ ｅ ｓ ｉ ｏ ＯＳ ｉｖ ｒｅ — ｌ．ｈ ｔ ｔｒ ｆＣＭ ＯＳ Ｉ ａｅｐ ｅ ｅ ｔｄＳＣＲ ｑ ｖ ｌｎ ｉｃ ｉｍ ｏ ｅ ｉ ｏ ｋｔ ｎＣＭ ｅ ｔｒｉ Ｐ ｗｅ１ｔ ｅｓｒ ｕ ｅｏ ｎ ｎ ｕｃ Ｃ ｒ ｒ ｓ ｎｅ ． ｅ ｕｉａｅ ｔ ｒ ｕｔ ｃ ｄ ｌＳｔｏ ｏ ａ ａｙ ｅｔ ｅｍｅ ｈ ｎ ｓ ｏ ｔｈ ｕ ｎｄ ｔｉ， ｉ ｅ ｒ ｅｍ ａｎｃ ｎ ｉ ｏ ｓｔ ａ ａｃ — ｐ ｂ ｃ ｍ ｅ ａ ｄ ｓ ｍ ｓｕ ｎ ｌｚ ｈ ｃ ａ ｉｍ ｆｌ ｃ — ｐ ｉ ｅａ ｌｇ ｖ ｓｔ ｅ ｉ ｏ ｄｔ ｎ ｔｌｔｈ ｕ ｅ ｏ ｓ ｎ ｕ ｐ ａ ｈ ｉ ｈ ｓ ｖ ｒ ｌ ｉ ｄ ｆｋ ｙｔ ｃ ｎ ｌｇ ｎｐ ｅ ｎ ｉｎ ｆｏ ｙ ｕ ｎ ｒ ｃ ｓ ． ｅ ｅ ａ ｎ ｓｏ ｅ ｈ ｏ ｏ ｙ ｉ ｒｖｅ ｔ ｒ ｍ ｌ ｏ ｔａ ｄｐ ｏ ｅ ｓ ｋ ｅ ｏ ａ Ｋｅ ｒ ： ｙｗｏ ｄｓ ＣＭ ＯＳＩ ｌｔｈ ｕ ｆｅ ｔ Ｓ Ｃ；ａｃ － ｐｅ ｃ； ＣＲ； ｒｖ ｎｉｎ ｐ ｅ ｅ ｔｏ
高温CMOS集成电路闩锁效应分析
电 子 学 报 5!/5 ;+;!/‘#4.!5 $.4.!5
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高温 !"#$ 集成电路闩锁效应分析
柯导明% ， 陈军宁% ， 周国祥& ， 代月花% ， 高
摘
珊% ， 孟
坚% ， 赵海峰%
（%’ 安徽大学电子工程系， 安徽合肥 &())(*； 安徽合肥 &()))%） &’ 合肥工业大学计算机系，
（ （ （% ]!# ） @=A ]! @=: （% ]!+ ） + % ]! #） # % ]! +） （%） @（ \! ^ 5 ?） ^ % + # + ! ! ! !# ^ % 式中!+ 和!# 分别是 @L@ 和 L@L 管子的电流增益； @=A 和 @=: 分 别是流过 =A 和 =: 的电流； （%） 中 @A 是阱的反向泄漏电流 8 式
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“闩锁效应”与“热插拔”
“闩锁效应”与“热插拔”闩锁（Latch-up）闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。
这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。
当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。
闩锁产生机理图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。
寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。
图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。
R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。
在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。
但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。
此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。
由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。
因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。
图1：P阱CMOS结构图2：P阱CMOS PNPN四层结构等效电路闩锁（Latch-up）的触发条件触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。
很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。
闩锁效应的概念
闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。
闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。
这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。
为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。
2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。
3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。
4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。
5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。
了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。
CMOS工艺中抗闩锁技术的研究
CMOS工艺中抗闩锁技术的研究朱琪;华梦琪【摘要】伴随着CMOS工艺技术的发展，CMOS电路已经成为VLSI制造中的主流，而CMOS器件特征尺寸的快速缩小和CMOS电路的广泛应用，使得CMOS 电路中的latch-up效应引起的可靠性问题也越来越受到大家的重视。
阐述了CMOS工艺中闩锁的概念、原理及其给电路的可靠性带来的严重后果，深入分析了产生闩锁效应的条件、触发方式，并针对所分析的闩锁原因从版图设计、工艺改良、电路应用三个方面提出了一些防闩锁的优化措施，以满足和提高CMOS电路的可靠性要求。
%With the development of CMOS process technology, CMOS VLSI circuit manufacturing has become mainstream, and widely applied rapidly reduced feature sizes in CMOS devices and the CMOS circuit, a CMOS circuit so that the reliability of the effect caused by the latch-up increasingly attentions. The paper described the concept of latch CMOS process, the serious consequences of the generation of latch-up condition, the way conflict with the law, and the reasons for the latch from the layout analysis, process improvement, three circuit applications made some latch optimization measures to meet the requirements and improve the reliability of CMOS circuits.【期刊名称】《电子与封装》【年(卷),期】2014(000)004【总页数】4页(P34-37)【关键词】闩锁;寄生BJT;PNPN结构【作者】朱琪;华梦琪【作者单位】中国电子科技集团公司第58研究所，江苏无锡214035;中国电子科技集团公司第58研究所，江苏无锡214035【正文语种】中文【中图分类】TN4331 引言CMOS电路由于具有高集成度、低功耗、工艺成熟等优越性而成为VLSI制造中的主流，但同时我们应该看到，CMOS电路中的Latch-up（闩锁）效应严重影响着产品的可靠性[1]。
CMOS集成电路的闩锁效应
CMOS集成电路的闩锁效应在CMOS集成电路的使用中，对CMOS集成电路的闩锁效应应特别加以重视。
根据中国空间技术研究院1987～1990年卫星用CMOS集成电路失效模式和失效机理分布统计，因闩锁效应造成的CMOS集成电路失效数占总失效数的27.5％。
因此，了解CMOS集成电路的闩锁效应，预防CMOS集成电路闩锁效应的发生，对提高产品的可靠性具有十分重要的意义。
1．CCMOS集成电路由NMOS管和PMOS管互补构成。
在一块芯片上制作CMOS集成电路，为了实现NMOS管和PMOS管的隔离，就必须在N型衬底内加进一个P型区（P井）。
因在正常工作状态下，P井结处于反偏状态，可控硅未被触发。
但电源、输出或输入端有较强的电浪涌信号触发时，VDD－VSS之间将会出现地阻大电流（即CMOS电路发生闩锁）。
如果电源不加限流电阻，CMOS电路就会遭到损伤甚至被烧毁。
2．闩锁的发生及预防CMOS电路的静态功耗极小，但可控硅效应被触发后功耗会变的很大（50~200毫安），并导致电路发生烧毁失效。
CMOS电路的硅芯片内部，在VDD与VSS之间有大量寄生可控硅存在，并且所有输出端和输入端都是它的触发端，在正常条件下工作，由于输入和输出电压满足下式轧要求：VDD>VOUT>VSS VDD>VIN>VSS所以正常工作条件下CMOS电路不会发生可控硅效应。
但在某些特殊情况下，上述条件就会不满足，凡是出现以下情况之一，可控硅效应（闩锁）就可能发生，发生闩锁的CMOS 电路如果无限流保护就会被烧毁。
1〕Vin<Vss，输入电流在10～15mA，寄生可控硅结构将会被触发。
a.如果用长线将CMOS电路输入端和开关向连接，接线的分布电感L和为了消除输入端自激振荡而引入的电容C就可能引起LC振荡。
振荡电压大约在±VDD伏左右。
当输入端的振荡峰值电压为－VDD时，输入端有电流流出，当电流大于10mA时，可能触发闩锁。
latch up闩锁效应原理及形成的原因
latch up闩锁效应原理及形成的原因
Latch-up闩锁效应是指在CMOS电路中，由于寄生的PNP和NPN双极性晶体管相互影响而形成的一种现象。
具体如下：
1. 低阻抗通路：当两个BJT（双极性晶体管）导通时，会在电源VDD和地线GND之间产生一个低阻抗通路。
2. 大电流流过：这个低阻抗通路会导致VDD和GND之间流过很大的电流，这可能会损坏电路或导致电路功能异常。
3. 触发条件：Latch-up的发生通常需要满足一定条件，比如电流、电压超过一定的阈值，或者是由于外部因素如静电放电（ESD）引起的电压瞬变。
4. 介质击穿：如果有一个强电场施加在器件结构中的氧化物薄膜上，可能会导致介质击穿，从而触发闩锁效应。
5. 金属化迹线损坏：在大电流的影响下，很细的金属化迹线可能会损坏，进一步加剧闩锁效应的后果。
Latch-up闩锁效应是CMOS电路中一个重要的可靠性问题，它的发生可能会导致电路的永久性损坏。
因此，在设计和制造CMOS 电路时，工程师会采取多种措施来防止闩锁效应的发生，例如通过改进芯片布局设计、增加保护结构、使用更高质量的材料等方式来降低其发生的风险。
CMOS电路中的闩锁效应的预防
CMOS电路中的闩锁效应的预防闩锁效应的抑制措施由以上分析可知，闩锁效应起因于寄生的可控硅结构，且其发生需具备一定的条件，因此只要破坏产生闩锁效应的三个基本条件或其中之一，就能有效地避免闩锁效应的发生，在实际应用中，通常可从版图和工艺等方面采取措施，消除闩锁效应的发生．常用的抑制闩锁效应的方法总结如下：版图设计考虑基本结构改进由闩锁效应发生的条件可知，可以通过降低电流增益的方法抑制闩锁。
据此，可以尽可能加大寄生晶体管的基区宽度，即增加N阱到阱外N+扩散区的距离，这样可以降低寄生晶体管的电流增益。
防止闩锁效应另外一个较好的办法是减小R S1或者R W2这两个寄生电阻。
因为这两个电阻如果为零，则PNPN结构永远不会导通。
由图l可知，R S1和R W2这两个寄生电阻的大小主要取决于寄生晶体管基极与发射极的P+区与N+区的距离。
对于简单的反相器来说，寄生晶体管基极与发射极的P+区与N+区的距离越近，其寄生电阻越小，抑制闩锁触发的特性越好。
在版图设计中，可以考虑增加寄生晶体管基极与发射极的P+区与N+区形成的衬底接触与阱接触的数目。
合理布局电源接触孔合理布局电源接触孔，可以降低横向电流密度和衬底电阻R S，减小寄生晶体管的放大倍数，同样可以达到抑制闩锁的目的。
需注意的问题如下：(1)采用接衬底的环形V SS电源线(N阱)，并尽可能将衬底背面接V SS。
(2)增加电源V SS和V DD的接触孔，并尽可能加大接触面积。
(3)N阱CMOS中接V SS的孔尽可能安排的离阱远一些，接V DD 的孔要尽可能安排在阱的所有边缘上。
同时对每一个接V SS的孔都要在相邻的阱中配以对应的V DD接触孔，并尽量使V SS和V DD的接触孔的长边相互平行。
保护环结构如图3所示，可以将N阱中的PMOS晶体管周围加上接电源的N+环，在NMOS晶体管周围加上接低电位的P+环。
这样可以使得多数载流子在衬底或阱中形成的电阻电压降在注入寄生晶体管基区之前被保护环收集，不但可以减小寄生电阻R S1和R W2阻值，还可以降低晶体管的电流增益，能够有效的防止闩锁。
latch up闩锁效应及解决方法
Latch Up（闩锁）效应及解决方法1. 什么是Latch Up效应？Latch Up效应是一种电子器件中的不可逆转的故障现象，当器件中的电流和电压超过其设计范围时，会导致器件处于一种持续的高电流状态，无法恢复正常工作。
这种效应通常发生在集成电路（IC）中，特别是CMOS（互补金属氧化物半导体）技术的IC中。
Latch Up效应是由于CMOS结构中的PNPN四层结构产生的。
当PNPN结构中的正向电流和反向电流同时大于一定的阈值时，就会导致PNPN结构中的PNP晶体管和NPN晶体管同时进入饱和状态，形成一个正反馈回路。
这个回路会导致电流无限增大，从而造成器件的失效。
2. Latch Up效应的原因Latch Up效应的主要原因有两个：2.1 器件内部结构CMOS器件中的PNPN结构是Latch Up效应的主要原因之一。
当器件内部的PNP晶体管和NPN晶体管同时进入饱和状态时，就会形成一个正反馈回路，导致电流无限增大。
2.2 外部环境因素外部环境因素也可以引起Latch Up效应。
例如，电压过大、电流过大、辐射、温度过高等都可能导致器件发生Latch Up效应。
3. Latch Up效应的影响Latch Up效应会导致器件失效，严重影响器件的性能和可靠性。
具体影响如下：3.1 功耗增加Latch Up效应会使器件处于高电流状态，导致功耗大大增加。
这不仅会浪费能源，还会导致器件发热严重，影响器件的工作温度范围。
3.2 逻辑错误Latch Up效应会改变器件的逻辑状态，导致器件输出错误的逻辑信号。
这会严重影响系统的正常工作。
3.3 器件损坏持续的高电流会导致器件损坏，甚至烧毁。
这不仅会造成经济损失，还会影响系统的可靠性和稳定性。
4. Latch Up效应的解决方法为了避免Latch Up效应对器件造成的影响，可以采取以下解决方法：4.1 增加阻抗通过增加器件内部的阻抗，可以限制电流的流动，从而减轻Latch Up效应的影响。
CMOS集成电路闩锁效应形成机理和对抗措施
目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (3)2.1 反相器电路原理 (3)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。
闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。
闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
CMOS闩锁效应的研究及其几种预防措施
Ｅ — ｍａ ｉ ｌ ： ｋ ｆ ｙ ｊ ＠ ｄ ｎ ｚ ｓ ． ｎ ｅ ｔ ． ｃ ｎ
ｈ ｔ ｔ ｐ ： ／ ／ ｗｗ ｗ． ｄ ｎ ｚ ｓ ． ｎ ｅ ｔ ． ｃ ｎ Ｔ ｅ ｈ ＋ ８ ６ — ５ ５ １ — ６ ５ ６ ９ ０ ９ ６ ３ ６ ５ ６ ９ ０ ９ ６ ４
贾 琼 ， 孟 坚
（ 安徽大学 电子信息工程学院 ， 安徽 合肥 ２ ３ ０ ６ ０ １ ）
摘要 ： 目前 以 Ｃ Ｍ ＯＳ 工 艺 为 基 础 的 集 成 电路 制 造 方 式 已经 成 为 当今 集 成 电路 产 业 的 主 导 技 术 ， 但早期 的 Ｃ ＭＯＳ电路 由于
无法有 效预 防闩锁效应 而并未为Ａ ． ４ ｆ ］ 所接， 进 而在
种 预 防 闩锁 效 应 的措 施 。
关键词 ： Ｃ ＭＯＳ 集成 电路 ； 闩锁 效应 ； 集 总 器件 模 型 ； 深槽隔 离
中图分类号 ： ＴＰ ３ ９ １ 文献标识码 ： Ａ 文章编号 ： １ ０ ０ ９ － ３ ０ ４ ４ （ ２ ０ １ ３ ） ２ ５ － ５ ７ ５ １ － ０ ４
Ｊ Ｉ Ａ Ｑｉ ｏ ｎ ｇ ， ＭＥ ＮＧＪ ｉ ａ ｎ ｆ Ｓ ｃ ｈ ｏ ｏ ｌ ｏ ｆ Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ ｓ Ｉ ｎ ｆ ｏ ｒ ｍａ ｔ ｉ ｏ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ ， Ａ ｎ ｈ ｕ ｉ Ｕｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ， Ａ ｎ ｈ ｕ ｉ Ｈｅ Ｆ ｅ ｉ ， ２ ３ ０ ６ ０ １ ， Ｃ ｈ ｉ ｎ ａ ）
Ｃ ｏ ｍｐ ｕ ｔ ｅ ｒ Ｋ ｎ ｏ ｗ ｌ ｅ ｄ ｇ ｅ ａ ｎ ｄ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ电脑 知 识 与技术
mos管的闩锁效应
mos管的闩锁效应MOS管（金属氧化物半导体场效应晶体管）的闩锁效应（Latch-upeffect）是指在特定条件下，MOS结构中的PNP型和NPN型二极管耦合组成的双极结构会出现非预期的导通状态，导致器件失去控制并难以关闭。
这种现象会使器件处于一个持续导通的状态，引起大电流通过，可能损坏器件。
闩锁效应通常发生在CMOS 互补金属氧化物半导体）集成电路中。
当一个MOSFET（ 金属氧化物半导体场效应晶体管）的PNP和NPN 二极结构同时导通时，可以形成一个正反馈环路。
这会导致器件失去控制并保持导通状态，直到外部控制手段采取行动来解除该状态。
引起闩锁效应的一些因素包括布局设计不良、器件工艺缺陷、过高的工作电压或电流等。
为了防止闩锁效应的发生，可以采取多种措施，如改进器件的结构设计、合理规划电路布局、加入防护电路等。
此外，在集成电路设计的过程中，也会采用一些技术手段来减轻或避免闩锁效应的影响，以确保器件的可靠性和稳定性。
总的来说，闩锁效应是MOS管中的一种非预期现象，可能导致器件损坏，因此在集成电路设计和制造过程中，需要特别注意并采取适当的措施来预防和解决这种问题。
MOS管（金属氧化物半导体场效应晶体管）的闩锁效应是一种非常重要且可能导致器件损坏的现象。
这种现象通常出现在CMOS（ 互补金属氧化物半导体）集成电路中，特别是在高集成度和高性能要求的电路中更容易出现。
闩锁效应的发生通常涉及MOS结构内部的PNP和NPN二极结构。
在集成电路中，这些结构可能因为特定条件下的正反馈而导致不可逆的导通状态。
这种状态会使器件处于持续导通的状态，产生大电流，并且可能导致器件失效。
闩锁效应发生的原因可以归结为：1.结构耦合：MOS管内部的PNP和NPN二极管的耦合结构，当两者同时导通时，可能导致正反馈环路的形成。
2.电压或电流过高：如果电路设计或外部条件使得器件承受超出其承受范围的电压或电流，可能导致闩锁效应的发生。
CMOS电路结构中的闩锁效应及其防止措施
西安理工大学研究生课程论文/研究报告课程名称：器件可靠性与失效分析课程代号：050114任课教师：王彩琳题目：CMOS电路结构中的闩锁效应及其防止措施完成日期：2012 年 3月15日学科：电子科学与技术学号：1108090479姓名：孟照伟成绩：2012 年CMOS电路结构中的闩锁效应及其防止措施由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。
CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。
在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。
随着器件尺寸的不断缩小，这个问题更加突出[1]。
闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。
是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。
这种骤然增大的电流会将电路烧毁。
随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。
如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。
因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。
1 闩锁效应形成机理以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。
从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。
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这样，两个寄生晶体管同时工作，形成正反馈回路，加深可控硅导通，一股大的电流将由电源流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题而烧毁芯片。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件 ：
①电路要能进行开关转换，其相关的PNPN结构的回路增益必须大于1。
功率集成电路由于其高低压器件的兼容以及某些特殊的应用场合，芯片在实际工作中不可避免会触发闩锁，因此对于这种专用集成电路可靠性的研究是非常必要的，而成本是制约这类芯片的一个最主要的因素，由于在普通的工艺线上也可以完成这类芯片的流水，所以对于功率集成电路中的可靠性研究都是基于版图布局布线和保护结构 。
2
图1 CMOS反相器结构图
CMOS反相器的重要特性是，当输出处于逻辑稳态(即 或 )时，两个MOS管中仅有一个导通，因此由电源供应处流到地端的电流非常小，相当于器件关闭时的漏电流。事实上，只有在两个状态切换的极短时间内，才会有大电流流过(此时电路工作在放大区)因此与其它种类如N沟道MOSFET、双极型等逻辑电路相比，其稳态时的功率损耗非常低 。
图3 图2的P阱结构的等效图图4PNPN双端器件的正向电流电压特性
在通常情况下， 和 之间产生一个阱—衬底PN结隔离，只有很小的二极管电流从之间流过。但当CMOS集成电路接通电源后，在一定的外界因素触发下（如大的电源脉冲干扰或输入脉冲干扰，特别是在辐射条件下）， 和 之间产生一个横向电流 ，从而使P沟道MOSFET源区 周围的N型衬底电位低于p+源区。当这个电位差达到一定程度时（大于0.7V时，相当于对PNP管注入基极电流），横向PNP管将导通进入放大区。同样，P阱内的横向电流IRw产生压降使寄生的纵向NPN晶体管也导通进入放大区（相当于对NPN基极注入电流），这样就形成了一个正反馈的闭合回路，此时在外界的触发消失，在 和 之间也有电流流过，这就是在外界触发条件下闩锁效应形成的过程。由上述分析可知，CMOS电路寄生的双端PNPN器件，相当于一个由噪声引起的兼有电压触发和门级电流触发的可控硅器件。串联电阻Rs和Rw越大越容易引起闩锁，下面给出门级电流触发闩锁的条件。假设PNP晶体管的共射级放大倍数为 ,NPN晶体管的共射级放大倍数为 ,根据射，集，基的电流关系有 :
2.2反相器工艺结构
图2为P阱CMOS反相器的工艺剖面图 。为了在CMOS应用中能同时将P沟道与N沟道MOSFET制作在同一片芯片上，需要将两管隔离．采用一额外的掺杂及扩散步骤在衬底中形成阱并施以反偏电压可起到隔离作用。阱中的掺杂种类与周围衬底不同，典型种类有P阱、N阱以及双阱．图2为使用P阱技术制作的CMOS反相器的剖面图．在此图中，P沟道与N沟道MOSFET分别制作于N型硅衬底以及P阱之中．
②必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长。以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极／基极旁路电阻的外部激发电流所引起的。
③偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
尽管CMOs结构的电路有众多优点，但它并非完美无缺．比如，它的工艺要求比NMOS复杂(需要额外的阱形成技术)、器件占用硅片面积比较大(相对于NMOs而言，难以小型化)更主要的是，CMOS结构会形成电路的闩锁 (又称闭锁、自锁、闸流效应)，这是CMOS电路与生俱来的寄生效应，它会严重影响电路的功能，造成电路功能混乱甚至电路根本无法工作或烧毁．这是早期CM0S技术不能被接受的重要原因之一．
双端PNPN结有如图4所示的负阻特性，该现象就称为闩锁效应 ．即双端PNPN结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发( =0)，也可以由门极电流触发( ≠O)实际电路工作时，闩锁主要归因于后者．由图可见，门级触发可以大大降低正向转折电压 。电路进人正向导通后，只要电路中的电流大于维持电流 ，器件将一直处于正向导通状态．一旦电流小于 ，器件将按原路恢复到正向截止状态．
图2 P阱COMS反相器工艺剖面图
3
3.1闩锁效应简介
闩锁效应就是指CMOS器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等.
③当出现穿通、场穿通时，低阻通路一般发生在电源和地线之间，或者发生在电源和衬底发生器之间。在源一漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通、场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去 。
3.3闩锁效应触发方式
①输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。当流人寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生 。
②当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻 、 时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通。同时通过PNPN结构的总电流必须达到开关转换电流 。
Key words:CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.
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CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出 ，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦 .当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
2.1反相器电路原理
CMOS反相器为CMOS逻辑电路的基本单元，其结构如图1所示在CMOS反相器中，增强型P沟MOS管与增强型N沟MOS管的栅极连接在一起，作为此反相器的输入端；它们的漏极也连接在一起作为反相器的输出端．N管的源极与衬底接点均接地，而P管的源极与衬底则连接至电源供应端( )。当输人电压为低电平时(即 =0)，N管关闭，P管导通，输出端通过P沟道充电至 ；当输入电压逐渐升高，使栅极电压等于Vdd时，N管导通，P管关闭，输出端将通过P沟道放电至零电势可见该结构实现了反相器的功能.
CMOS集成电路闩锁效应形成机理和对抗措施
摘
CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
Based on inverter，the structure of CMOS IC are presented,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC．The necessary conditions and thetrigger mode of the latch-up are given．Many means are introducedto how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level.It guarantee the wide utilization for CMOS IC.
3.2闩锁效应机理研究
CMOS电路的阱结构最主要的问题在于闩锁现象，它是由寄生的PNPN双端器件在一定的条件下形成的 。闩锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是发生在外围与输入／输出有关的地方；另一种是发生在芯片的任何地方(如由辐射引起的闩锁)，实际应用中较常遇到的是前一种情况。
如图2所示，寄生的PNPN双端器件是由一横向的PNP及一纵向的NPN双极型晶体管所组成 。P沟道MOSFET的源极、N型衬底及P阱分别为横向PNP双极型晶体管的发射极、基极及集电极；N沟道MOSFET的源极、P阱及N型衬底分别为纵向NPN双极型晶体管的发射极、基极及集电极，其寄生部分的等效电路如图3所示。 及 分别为衬底及阱中的串联电阻．每一晶体管的基极由另一晶体管的集电极所驱动，并形成一正反馈回路，其结构实际上就是一个双端PNPN结结构．若再加上控制栅极，就组成了门极触发的闸流管(又称可控硅器件)．图3中一并画出了控制栅极 。