设计方案含异步清零和同步时钟使能的加法计数器
实验九 复杂可编程逻辑器件CPLD的使用
实验九 复杂可编程逻辑器件CPLD 的使用
一、实验目的
1．掌握利用Quartus II 9.1软件进行数字电子系统设计开发的基本方法；
2．掌握CPLD 的基本使用方法；
3．掌握利用CPLD 设计数字电子系统的方法。
二、预习要求
1．复习复杂可编程逻辑器件CPLD 的基本概念和基本技术；
2．复习Quartus II 9.1的基本操作；
3．复习VHDL 语言的基本使用；
4．复习全加器的工作原理和实现方法；
5．复习7段LED 数码管的动态扫描显示电路的工作原理；
6．复习含异步清零和同步使能的加法计数器的工作原理和实现方法；
7．设计一个简易数字钟电路。
三、实验仪器
计算机；稳压电源；Quartus II 软件；EPM7128硬件实验板。
四、实验内容、原理与步骤
内容一 利用EPM7128实现加法器
实验内容：用Quartus II 实现一个全加器的设计、编译和仿真。
实验原理：全加器和半加器的逻辑构成 半加器：B A B A B A S ⋅+⋅=⊕=，B A C ⋅=
全加器：⎩⎨⎧+=+=⊕+=⊕=⊕⊕=----b a i a a i i i i i i
i a i i i i C C C S C C B A B A C C S C B A S 1111)( 故，两个半加器（A i 、B i →S a 、C a 与S a 、C i-1→S b 、C b ）和一个或门（C a 、C b →C i ）可
组成一个全加器（A i 、B i 、C i-1→S i 、C i ）
。
实验步骤：
1．新建一个Quartus II工程
实验二-异步清零和同步使能的4位计数器
西南科技大学实验报告
FPGA现代数字系统设计
实验题目：含异步清零和同步使能的4位加法计数器
专业班级：
学生姓名：
学生学号：
实验时间：
指导教师：
实验二含异步清0和同步使能的4位加法计数器
一、实验目的：
学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。
二、原理说明：
图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。由图2-1所示，
4位锁存器；
rst是异步清0信号，高电平有效；
clk是锁存信号；
D[3..0]是4位数据输入端。
ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。
图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器
三、实验内容：
1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语
句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
【例2-1】
module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);//端口声明
input CLK,RST,ENA;
output CLK_1,RST_1,ENA_1;
output[3:0] OUTY;
output COUT;
reg[3:0] OUTY;
reg COUT;//寄存器变量OUTY，位宽为1
wire CLK_1;
wire RST_1;
wire ENA_1;
assign CLK_1 = CLK;
assign RST_1 = RST;
EDA技术实用教程第4版VHDL课件第4章
4.3 嵌入式逻辑分析仪使用方法
5．编译下载
4.3 嵌入式逻辑分析仪使用方法
6．启动SignalTap II进行采样与分析
4.3 嵌入式逻辑分析仪使用方法
6．启动SignalTap II进行采样与分析
源自文库
7．SignalTap II的其他设置和控制方法
4.4 编辑SignalTap II的触发信号
4.5 原理图输入设计方法
4.5.3 74系列宏模块逻辑功能真值表查询
4.6 keep属性应用
4.6 keep属性应用
4.7 SignalProbe使用方法
4.8 Settings设置
（1）修改工程设置。 （2）指定HDL设置。 （3）指定时序设置。 （4）指定编译器设置。 （5）指定仿真器设置。 （6）指定软件构建设置。 （7）指定HardCopy时序设置。
4.4 编辑SignalTap II的触发信号
4.4 编辑SignalTap II的触发信号
4.5 原理图输入设计方法
4.5.1 层次化设计流程
1. 为本项工程设计建立文件夹 2. 建立原理图文件工程和仿真
4.5 原理图输入设计方法
4.5.1 层次化设计流程
2. 建立原理图文件工程和仿真
4.5 原理图输入设计方法
(1) 实验目的： (2) 实验内容1： (3) 实验内容2： (4) 实验内容3： (5) 实验报告： 对于5E+系统的演示，下载 /KX_7C5EE+/EXPERIMENTs/EXP0_MUX41/MUX41B。分别按下或放开键K1， K2，蜂鸣器将发出4种不同声音。
应用QuartusII完成基本时序电路的设计 (1)
应用QuartusII完成基本时序电路的设计【实验目的】
熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。
【实验内容1】
根据课本实验4-1的步骤和要求，设计含异步清零和同步加载与时钟使能的计数器(使用例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。
【例3-20】
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT (CLK,RST,EN,LOAD : IN STD_LOGIC;
DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS(CLK, RST, EN,LOAD)
VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST = ‘1’THEN Q:= (OTHERS =>‘0’) ; --计数器异步复位
ELSIF CLK‘EVENT AND CLK=‘1’THEN --检测时钟上升沿
IF EN = ‘1’THEN --检测是否允许计数（同步使能）IF LOAD = ‘0' THEN Q:= DATA;ELSE --由LOAD=‘0'装载新数据
EDA实验报告
湖北民族学院信息工程学院实验报告
（电气、电子类专业用）
班级： 09 姓名：周鹏学号：030940908 实验成绩：
实验地点： EDA实验室
课程名称：数字系统分析与设计实验类型：设计型
实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计
实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。
一、实验目的
1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
4、了解格雷码变换的原理。
5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。
6、进一步掌握实验系统的使用。
二、实验原理、原理图及电路图
3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示
输入输出
A B C D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
EDA实习报告 非常详细
实验一组合电路的设计
1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：
library ieee;
use ieee.std_logic_1164.all; entity mux21a is
port(a,b,s:in std_logic;
y:out std_logic); end entity mux21a; architecture one of mux21a is begin
y<=a when s='0' else b ; end architecture one ;
4. 仿真波形（如图1-1所示）
图1-1 2选1多路选择器仿真波形
5. 试验总结：
从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计
1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：
library ieee;
use ieee.std_logic_1164.all;
entity suocun7 is
port(clk: in std_logic;
en: in std_logic;
EDA试题
1.wire型变量与reg型变量有什么本质区别？它们可以用于什么类型语句中？
2.阻塞赋值与非阻塞赋值有何区别？
1.用Verilog设计一个3-8译码器。
2.设计一个异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。参考例3-22
module CNT10(clk,rst,en,load,cout,dout,data);
input clk,en,rst,load;
input [3:0] data;
output[3:0] dout;
output cout;
reg [3:0] q1; reg cout;
assign dout=q1;
always@(posedge clk or negedge rst or negedge load) begin
if(!rst) q1<=0;
else if(!load) q1<=data;
else if(en) begin
if (q1<9) q1<=q1+1;
else q1<=4'b0000;
end end
always@(q1)
if(q1==4'h9) cout=1'b1;
else cout=1'b0;
endmodule
3.设计一个功能类似74LS160的计数器。
4.设计一个含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL描述。
5.设计七人表决器。
module voter7(pass,vote);
output pass;input [6:0] vote;
reg pass;reg [2:0] sum;
always @(vote)
EDA技术基础实验指导书
实验一EDA工具基本操作与应用
一、实验目的
1、通过一个简单的D触发器的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。
2、初步了解可编程器件设计的全过程。
二、主要仪器设备
EDA实验系统一台，EDA/SOPC实验系统一台
三、实验步骤
QUARTUSII软件的基本操作与应用
1、运行QUARTUSII软件。
2、选择File/New Project Wizard，新建一个工程，并点击Next。
图：1-1
3、指定工作目录及工程顶层设计实体名称，如图1-1所示，并点击2次Next。
4、选择FPGA器件，如图1-2所示，并点击Finish，工程文件建立结束。
图：1-2
5、点击File/New，新建一个VHDL文件，如图1-3所示。
图：1-3
6、点击Ok，并保存，无需任何修改，点击Ok即可。
7、按照自己的想法在新建的VHDL文件中编写VHDL程序，如D触发器程序代码，如图1-4所示。
图：1-4
8、代码书写结束后，选择Processing/Start Compilation对编写的程序代码进行编译，直至编译通过，否则对程序代码进行修改。
9、编译通过后，选择File/New，在弹出的对话框中点击Other Files，选择Vector Waveform
File，并点击OK，建立一个波形文件，如图1-5所示，保存波形文件。
10、在波形文件加入输入输出端口，如图1-6所示。
图：1-6
11、对加入到波形文件中的输入端口进行初始值设置，并点击Processing/Start Simuliation 进行仿真。查看仿真结果是否符合要求。
Cyclone II代芯片分析
Cyclone II代芯片分析
班级：1211自动化
学号：2012118064
姓名：英雄有泪
Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%~50%。它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。
该芯片采用0.13μm，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP 核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。
最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。
Cyclone系列芯片的结构分析
Cyclone现场可编程逻辑阵列芯片系列是一款低价格中等密度的FPGA，采用0.13μm的全铜SRAM工艺，容量从2910个逻辑单元到20060个逻辑单元(LEs：Logic Elements)，1.5v内核。Cyclone的性价比较高，它提供用于时钟控制的锁相环（PLLs：Phase-Locked Loops），同时它还有一个专用的双倍数据传输率（DDR）接口用于满足DDR SDARM和FCRAM（fast cycle RAM）存储器的需要，Cylone
Intel Cyclone 10 GX 内核架构和通用 I O 手册说明书
Intel® Cyclone® 10 GX内核架构和通用I/O手册
本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。
在线版本
发送反馈C10GX51003
ID: 683775版本: 2018.06.14
内容内容
1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块 (7)
1.1. LAB (7)
1.1.1. MLAB (8)
1.1.2. 本地和直链(Direct Link)互联 (9)
1.1.3. 共享算术链和进位链互联 (10)
1.1.4. LAB控制信号 (11)
1.1.5. ALM资源 (12)
1.1.6. ALM输出 (13)
1.2. ALM操作模式 (14)
1.2.1. 正常模式 (14)
1.2.2. 扩展LUT模式 (17)
1.2.3. 算术模式 (18)
1.2.4. 共享算术模式 (19)
1.3. LAB功耗管理技术 (20)
1.4. Intel Cyclone 10 GX器件中的逻辑阵列模块与自适应逻辑模块的修订历史 (20)
2. Intel Cyclone 10 GX器件中的嵌入式存储器模块 (21)
2.1. 嵌入式存储器类型 (21)
2.1.1. Intel Cyclone 10 GX器件中的嵌入式存储器性能 (21)
2.2. Intel Cyclone 10 GX器件的嵌入式存储器设计指南 (21)
2.2.1. 考虑存储器模块选择 (21)
设计含异步清零和同步时钟使能的加法计数器.doc
设计含异步清零和同步时钟使能的加法计数器.doc
加法计数器是一种常见的数字电路，它可以用于计数器、频率分频等应用。本文将介绍一种具有异步清零和同步时钟使能的加法计数器的设计方法。
一、电路原理
加法计数器由若干个触发器组成，每个触发器的输出连接到下一个触发器的时钟端。当计数器接受到一个时钟信号时，每个触发器的状态将根据前一个触发器的状态和时钟信号发生变化，从而实现计数的功能。
本文介绍的加法计数器还包含了异步清零和同步时钟使能功能，它们分别被连接到清零端和时钟端。当清零端接受到一个高电平信号时，计数器的状态将被清零；当时钟端接受到一个高电平信号时，计数器将在时钟上升沿时计数。
二、电路实现
本文中的加法计数器由4个D触发器和一些逻辑门组成，如图所示。
其中，D触发器的输入资源于四个运算器之中，运算器分别为。
①.异或门(XOR):将A,B两个数字按位异或，当两个输入不同时，输出为1；当两个输入相同时，输出为0。
②.与非器(NAND):将AB两个输入同时取反再进行与运算，输出为非AB的结果。
在加法计数器中，D触发器的输入端连接到异或门，异或门的两个输入端分别连接到计数器输入和进位信号。同时，计数器输出也会连接到一个4位数显。逻辑门的输出信号会被连接到触发器的时钟控制端或清零控制端，从而实现对计数器状态的控制。
三、时序分析
1.异步清零
当异步清零端接受到一个高电平信号时，计数器的状态将被清零。具体来说，所有触发器的输出都将被强制为低电平信号。这种操作可以通过将清零信号连接到每个D触发器的清零输入实现。
EDA试题题库及参考答案
一、选择题：（20分）
1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__
A. CPLD是基于查找表结构的可编程逻辑器件
B. CPLD即是现场可编程逻辑器件的英文简称
C. 早期的CPLD是从FPGA的结构扩展而来
D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构
2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________D
A．①②③④ B.②①④③C．④③②①D．②④③①
3．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________B
A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计
B．原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰
C．原理图输入设计方法无法对电路进行功能描述
D．原理图输入设计方法不适合进行层次化设计
4．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______D
A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
5．对于信号和变量的说法，哪一个是不正确的：_________A
A．信号用于作为进程中局部数据存储单元
B．变量的赋值是立即完成的
EDA技术与Verilog_HDL(潘松)第四章与第六章课后习题答案
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initial begin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 答：书上P261~262《9.2 Verilog HDL数据类型》 reg主要是用于定义特定类型的变量，即寄存器型(Register)变量(或称寄存器型数据类的 变量)。如果没有在模块中显式地定义信号为网线型变量，Verilog综合器都会将其默认定 义为wire型。过程语句always@引导的顺序语句中规定必须是reg型变量。 wire型变量不允许有多个驱动源
x 0 0 y 0 1 diff 0 1 s_out 0 1
0
1 1
1
0 0
1
0 1
0
1 0
1
0 0
1
1
1
1
0
1
0
1
0
1
1
1
0
1
1
0
0
0
module f_suber(x,y,sub_in,diffr,sub_out); //一个二进制全减器顶层设计进行了阐述 output diffr,sub_out; input x,y,sub_in; wire e,d,f; h_suber u1(x,y,e,d); // h_suber u2(.x(e),.diff(diffr),.y(sub_in),.s_out(f));// or2a u3(.a(d),.b(f),.c(sub_out)); endmodule
Cyclone II代芯片分析
Cyclone II代芯片分析
班级：1211自动化
学号：2012118064
姓名：英雄有泪
Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%~50%。它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。
该芯片采用0.13μm，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP 核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。
最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。
Cyclone系列芯片的结构分析
Cyclone现场可编程逻辑阵列芯片系列是一款低价格中等密度的FPGA，采用0.13μm的全铜SRAM工艺，容量从2910个逻辑单元到20060个逻辑单元(LEs：Logic Elements)，1.5v内核。Cyclone的性价比较高，它提供用于时钟控制的锁相环（PLLs：Phase-Locked Loops），同时它还有一个专用的双倍数据传输率（DDR）接口用于满足DDR SDARM和FCRAM（fast cycle RAM）存储器的需要，Cylone
74160功能表
74160功能表
74160是一款功能强大的集成电路，广泛应用于计数和时序控
制系统中。它具有以下功能：
1. 可二进制加计数器：74160能够实现0到9的二进制加计数
器功能。它有四个独立的计数输入线和四个输出线，每个输出线对应一个二进制位。通过控制输入线的状态，可以实现向上或向下二进制计数。
2. 同步计数：74160使用异步输入方式进行计数，它具有同步
计数输入。当同步计数输入为高电平时，计数器会非常准确地进行计数操作。
3. 并行输出：74160具有四个并行输出位，每个输出位可以直
接与其他电路或设备连接。这使得74160可以与其他功能电路或者显示设备进行连接，实现各种计数和显示功能。
4. 异步复位和置位功能：74160有强大的异步复位和置位功能。通过设置复位或置位信号，可以迅速将计数器状态复位到指定值，方便起到不同计数起始点。
5. 与外部计数器级联：74160还具有级联输入和级联输出功能，允许多个74160通过级联方式一起工作。这样可以构成更大范围的计数器系统，满足更多复杂的计数需求。
6. 可编程预设计数器：74160能够通过编程指定预设值进行计数。设置预设值后，计数器将从指定值开始计数，非常灵活。
这使得74160可以实现定制的计数模式和计数范围。
7. 低功耗设计：74160采用低功耗设计，能够在提供功能的同时有效降低功耗。这使得它适用于长时间运行的系统，如工业自动化和电力监控等。
总结起来，74160功能全面，适用范围广泛。它可以用于各种计数和时序控制系统，满足不同的需求。无论是用于实现基本的二进制计数，还是构成复杂的计数器网络，74160都能够提供稳定可靠的性能。在不断发展的电子控制技术中，74160这样的功能强大的集成电路有着广阔的应用前景。
数字电子表的设计
数字电子表的设计
摘要
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义
数字计数技术作为数字电路领域的基础一直被广泛应用于各种数字电器当中，如电子钟，电脑，万用表等。本文将重点探讨计数器在数字测量领域中的应用。并通过电子钟的设计与制作来揭示计数器的工作原理。
数字钟的设计，本文选用74LS160芯片来进行60计数，通过译码输出，将译码信号输出给二极管来显示时间。在整个电路中，计时信号将由石英晶体振荡器来产生，由74LS160组成的计数单元通过此信号来完成时钟计时工作。
数字显示部分，采用译码与二极管串联电路，将译码器、七段数码管连接起来，组成十进制数码显示电路，即时钟显示。
关键词石英晶体 / 计数器 / 译码器
A DIGITAL CLOCK
ABSTRACT
As we know digital counter technology is the fundamental of digital electricity field. Digital counters are used widely such as Digital Voltage Meter, Digital MultiMeter and digital clock. This assay will explain the principle of digital counter. And I will show you how to design a digital clock and make it.
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 4 月21 日
学院物电年级、专
业、班
姓名Jason.P 学号
实验课程名称EDA技术实验成绩
实验项目名称设计含异步清零和同步时钟使能的加法计数器指导教师
一、实验目的：
学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。
二、实验内容：
含异步清0和同步时钟使能的4位加法器
（1）实验原理：
上图是一含计数使能、异步复位的4位加法计数器，书中例3-15是其VerilogHDL描述。由图2-1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3：0]是4位数据输入端。当ENA为‘1’时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为‘0’时保持上一次的输出。
（2）实验步骤：
（2）-1按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，在QuartusII上对例3-15（第四版）（第五版p124例5-15）进行编辑、编译、综合、适配、仿真。说明例2-1各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
（2）-2引脚锁定以及硬件下载测试：
若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键8（PIO7）控制RST；用键7控制ENA；计数溢出COUT接发光管D8；OUTY是计数输出接数码1；时钟CLK接clock2，通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
三、实验HDL描述：
module CNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA)
input CLK,EN,RST,LOAD; //定义输入信号
input[3:0] DATA; //定义4位的并行加载数据DATA
output[3:0] DOUT; //定义4位的计数输出数据DOUT
output COUT; //定义进位输出信号COUT
reg[3:0] Q1; //定义4位的寄存器型中间变量Q1
reg COUT;
assign DOUT = Q1; //将内部寄存器的计数结果输出至DOUT
always @(posedge CLK or negedge RST) //时序过程
begin
if(!RST) Q1 <= 0; //RST=0时，对内部寄存器单元异步清0
else if(EN)
begin //同步使能EN=1，则允许加载或计数
if(!LOAD) Q1 <= DATA; //当LOAD=0，向内部寄存器加载数据
else if(Q1<9) Q1 <=Q1+1; //当Q1小于9时，允许累加
else Q1 <=4'b0000; //否则一个时钟后清零返回初值
end
end
always @(Q1) //组合过程
if (Q1==4'h9) COUT = 1'b1;
else COUT = 1'b0;
endmodule
四、仿真结果：
图1
图2
由图1的时序波形可见，当EN=0时，DOUT的输出数据3保持了一段时间；
当EN=1，且在时钟CLK的上升沿时间范围LOAD=0时，4位输入数据DATA=0被加载，在LOAD=1后作为计数器的计数初值（图1）；
当EN=1，LOAD=1时，输入的数据不被加载；
RST在任意时刻均有效，即使CLK非上升沿时，计数也能即刻清0（图2：计数到3后清0）；
当计数到9时，COUT输出进位1，如图2所示。
五、引脚锁定：
六、硬件测试结果：
程序下载
硬件测试效果（模式5）
硬件测试的结果现象为：当键1（RST）、键2（EN）、键3（LOAD）均处于高电平时，数码管1依照时钟信号的周期（CLOCK0=1Hz），从0依次变化到9，当计数到9时，LED灯（D8：COUT）亮起。
数码管1显示的过程中，按下键1（RST）时（变为低电平），数码管1即刻清零；按下键2（EN）时（变为低电平），数码管1保持显示当前的数字（如上硬件测试效果图：保持显示数字5）；按下键3（LOAD）时（变为低电平），数码管1显示的数字变为由键8-键5确定的DATA 值（上图为：0011B，就是十进制数3），恢复键1-键3的高电平状态，计数功能正常运行。
七、实验心得:
通过本次实验，使我进一步熟悉了QuartusII的VerilogHDL文本设计流程以及电路仿真和硬件测试。本次实验的重难点是引脚锁定，数码管的显示是需要先经过译码器的处理，所以我选择了模式5。通过对照实验电路结构图以及芯片引脚的定义表，正确进行引脚锁定，否则编译会出错或者达不到预期的效果。总的来说，本次实验还是有一定的挑战性。
八、思考题：
给出含异步清零和同步使能的16位二进制加减可控计数器的VerilogHDL描述。
module UPDOWNCNT16(Q,COUT,DATA,LOAD,EN,CLK,RST,UP_DOWN)
input[15:0] DATA;
input LOAD,EN,CLK,RST,UP_DOWN;
output[15:0] Q;
项目名称”栏以上部分统一。