体系结构试验报告(cache存储过程)

体系结构实验报告

实验目的

通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤:

我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt ，并通过project.txt 里面的数据来模拟程序的局部性等特性。

实验结果

1、比较关联方式，控制blockSize, CacheSize 不变:

（1）、Direct_mapped

(2) 、Set_associate:

(3) 、Fully_associate

通过上述三个比较可以看出，各种映射有自己的优点。

但是不难看出，增大关联度会减小miss rate，但是增加到一定程度又会有抑制作用。

2.比较Cache大小对于性能的影响。

（1）、Direct_mapped，Cache容量为64 时：

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对比实验结果，不难发现，随着Cache容量的增加，Cache的命中率一直在提升。分析原因发现，虽然Cache容量大了，但并不等于其预存的内容增多，所以命中率会上升。

3、比较Cache大小对于性能的影响。

（1）、Direct_mapped，关联度为 1 时：

(2)、Direct_mapped，关联度为2 时:

(3)、Direct_mapped，关联度为4 时:

(4) 、Direct mapped ，关联度为 8 时:

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(5) 、Direct map ped ，关联度为 16 时:

可以看出，随着关联度的提高，命中率也有所增加

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通过以上三组数据不难看出，当block number增加时，命中率明显增高了。分析原因可知，这是由于程序局部性原理所造成的，当一次性多拿些附近的数据, 会有效的预测为下次用到的。

通过程序可以看出，这种方法会增加程序运行时间。

习题：利用Cache模拟器CacheSimulator 程序分析解决：

The followi ng C program is run (with no optimizatio ns) on a machi ne with a cache that has four-word(16-byte)blocks and holds 256 bytes of data:

int i, j, c, stride, array[256];

for (i=0; i<10000; i++)

for (j=0; j<256; j=j+stride)

c=array[j]+5;

if we con sider only the cache activity gen erated by refere nces to the array and we assume that in tegers are words, what is the expected miss rate when the cache is direct-mapped and stride=132? How about if stride=131? Would either of these cha nge if the cache were two-way set associative?

截取实验结果屏幕，分析实验结果，写出实验报告和实验心得。

1、当stride=132 时：