第六章 组合逻辑(上传)课件

组合电路与时序电路
静态CMOS电路
1、在每一时间（除切换期间）每个门的输出总是通过低阻连至V DD或V SS
2、静态时门的输出值总是由电路所实现的布尔函数决定
3、不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上
•§6.1 静态互补CMOS电路
•§6.2 有比逻辑
•§6.3 传输管逻辑（Pass-Transistor Logic）•§6.4 动态逻辑
串联 并联 NMOS 逻辑规则——串联器件实现AND 操作，并联器件实现OR 操作。

当A •B ＝1时串
联组合导通
当A ＋B ＝1时并联组合导通
说明：NMOS 器件串联相当于“与”（AND ）功能。

当所有输入为高时，串联组合导通，串联炼一端的值被传送到另一端；NMOS 管的并联代表了一个“或”（OR ）操作。

如果至少有一个输入为高，则在输出与输入端之间就会存在一条通路。

PMOS 逻辑规则——串联器件实现NOR 操作，并联器件实现NAND 操作。

说明：如果两个输入都低，串联的两个PMOS 管都导通，代表一个NOR 操作，即（ ），而PMOS 管并联实现NAND 操作（
） 。

B A B A +=⋅B A B A ⋅=+
互补逻辑门是“反相”的：AND ＝ NAND ＋ INV
阈值损失阈值损失
衬底（体）效应（Body Effect）
不对称逻辑门（Skewing Gate）不同的上升和下降时间
棍棒图（Stick Diagrams ）不含具体尺寸
只代表晶体管的相对位置
输入图形影响延时
延时与输入图形有关
确定一个复合门晶体管的尺寸
扇入的影响
传播延时在最坏情况下与扇入数的
平方成正比，因此延时迅速加大。

接近输出端处的电容影响较大
t p 与扇入有关
t p 与扇出有关与扇出有关
所有的门都具有相
同的驱动电流。

斜率与“驱动强
度”有关
t p 与扇入及扇出的关系
·与扇入的关系: 平方关系（因为电阻和电容同时增加）
上增加了两个·与扇出的关系: 每一个附加的扇出在C
L
（晶体管）栅电容。

设计快速的复合门:
（设计技术1）
•加大晶体管的尺寸
只要fan-out 电容仍然占主要部分
使晶体管较宽使C（扩散电容、栅电容）↑
但侧壁（sidewall）电容可能保持不变
因此有可能改善，但不是线性！
•依次逐个改变晶体管尺寸
分布RC 线
M1 > M2 > M3 > … > MN
（最靠近输出端的晶体管尺寸最小）
可以使延时减少20% 以上;
但随工艺特征尺寸的减小，这种方法的收益也在减小。

举例：多米诺CMOS中NMOS器件的尺寸逐渐减小
设计快速的复合门:
（设计技术2）•优化晶体管的次序
延时由C
L 、C
1
和C
2
的放电时间决定延时由C L的放电时间决定
设计快速的复合门: （设计技术3）•改变逻辑结构
设计快速的复合门:
（设计技术4）
•插入缓冲器将扇入与扇出隔离
设计快速的复合门:
（设计技术5）
•减少电压摆幅
t pHL = 0.69 (3/4 (C L V DD)/ I DSATn )
= 0.69 (3/4 (C L V swing)/ I DSATn )
•使延时线性地下降
•同时也降低了功耗
•但下一级门必然会慢!
•或者要求在接收端采用“灵敏放大器”以恢复信号电平（如在存储器设计中）
互补CMOS 特点
•对偶拓扑，n 个输入端的门需要2n 个管；
•设计快，可综合，可实现所有的逻辑功能；
•逻辑电平与器件的相对尺寸无关，即“无比逻辑”；
•从电源到地全摆幅，鲁棒性好、噪声容限大；（但它也会产生高的噪声）改变电源电压可提高噪声容限或降低功耗；
•稳态时总存在一条路径通向V dd或Gnd ；低输出阻抗；
•极高的输入电阻，稳态输入电流几乎为零；输入电容由PMOS和NMOS组成；
•稳态时在电源和地之间无直接通路; 无静态功耗；
•传播延时与负载电容及晶体管的电阻有关；输出的上升下降时间不同，改变尺寸可调整开关阈值或晶体管电阻，可使上升下降时间接近；
•NAND、NOR门较快，MUX、XOR较慢
•延时与扇出和扇入数有关：（ FI > 4 时延时显著增加）
优化性能
不同层次的优化/选择：
1、选择工艺
CMOS、双极型、BiCMOS、GaAs、超导2、逻辑级优化
逻辑深度、电路拓扑、扇出、门的复杂性3、电路优化
逻辑类型、晶体管尺寸
4、物理级优化
实现选择、版图策略
5、布（连）线是关键
逻辑级优化
电路拓扑
技术：去除公共的子表达式可从树结构或输出端开始
通过工艺映射优化性能
不同的覆盖
在关键路径上采用FI（Fan-in）少的模块
与单元库的组成有关
电路优化
方法：将逻辑门（以及电路）模拟成R、C以及L的电路（网络）不同层次的模型：
（1）仅器件的电阻（dc）
（2）器件电阻和电容（低频）
（3）器件电阻、器件电容、以及布线电容（中频）
（4）器件电阻、器件电容、布线电容，以及布线电阻（高频）（5）器件电阻、器件电容、布线电容，布线电阻，以及布线电感（最高频率）
逻辑链的速度优化
确定逻辑链路径中各级的尺寸以优化路径速度
•一条逻辑路径的输入电容往往是确定的
•这条逻辑路径的末端必须驱动的电容也是确定的•例如: 在Intel 微处理器中ALU 的负载为0.5pF •问题：如何确定ALU 数据路径的尺寸来达到最快？•我们已经解决了反相器链情形时的这个问题，我们能否使之一般化把它推广到任何类型逻辑门的情形中？
回顾一下：反相器链的尺寸优化（漏端扩散电容≠ 0 ) 每一级反相器的延时均具有如下形式：
缓冲器的情形
/C i = C i/C i-1
对于给定的N: C
i+1
找到的N: C
/C i~ 4
i+1
问题：如何将此一般化到任何逻辑路径?
逻辑努力（Logical Effort ）
将所有的时间归一化（归一至反相器
的本征延时），即t p0为单位
p – 本征延时
本征延时与门的类型有关，但它与门的尺寸（晶体管宽度）无关 g – 逻辑努力（logical effort ）
逻辑努力（Logical effort ）是对于给定的负载，一个门的I 输入电容和与它具有相同输出电流的反相器的输入电容的比
逻辑努力与门的类型有关，但它与门的尺寸（晶体管宽度）无关 f – 等效扇出（ fanout ）： 又称为“电气努力” 对于反相器，有：g inv =1, p inv = 1
逻辑门延时的组成
（假设γ=1）
门的延时:
“逻辑努力”与拓扑（逻辑类型）有关，但与具体尺寸无关“电气努力”（即等效扇出）与（负载电容/ 栅输入电容）的比值有关
逻辑努力（ Logical Effort Logical Effort）
•一个门的逻辑努力g（Logical effort）是指：对给定的负载，当加大这个门的尺寸使之能提供与
反相器相同的驱动电流时，这个门的输入电容与
反相器输入电容的比。

•反相器在所有的静态CMOS 门中具有最小的逻辑努力和本征延时。

•逻辑努力（Logical effort ）随门的复杂度而加大。

逻辑努力（ Logical Effort Logical Effort）的计算逻辑努力（Logical effort ）是一个门的I输入电容和与它具有相同输出电流的反相器的输入电容的比
门的逻辑努力
门的逻辑努力
分支影响
分支努力:
多级电路
优化每级努力
当每级负担相同的努力时：
各级努力：
每级的等效扇出：
最小路径延时：
优化级数
当负载和第一级的输入电容给定时，
求得最优级数
代入“最优的每级努力”式子得到：
逻辑努力（ Logical Effort Logical Effort）
动态门的Logic Effort
举例：优化路径
举例：优化路径
举例– 8-输入AND
（哪一个多级逻辑最优？）
考虑布线影响及固定负载。