第三、四、五、六讲(第5章)

5.1.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
图5-3 mux21a功能时序波形 功能时序波形
5.1.2 VHDL相关语句说明 相关语句说明 1. 实体表达IEEE3标 准实体名： 器件名称
端口名称 ：器件引 脚名
端口模式 ：规定信 号类型
【例5-5】 】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或：
用VHDL设计 位计数器 设计4位计数器 设计
取整数数据类型，为什么？
整数取值范围 端口信号模式取 BUFFER，为什么？
A B 0 1 0 0 1 1 1 0
第5章
什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
ִ是IEEE、工业标准硬件描述语言 ִ用语言的方式而非图形等方式描述硬件电路
容易修改 容易保存
ִ特别适合于设计的电路有：
复杂组合逻辑电路，如：
思考题：
用VHDL实现8选1多路选择器。
参考程序：
Library ieee; Use ieee.std_logic_1164.all; ENTITY mux81a IS PORT( a0,a1,a2,a3,a4,a5,a6,a7 : IN BIT ; s : IN std_logic_vector (3 downto 0); y : OUT BIT ) ; END ENTITY mux81a ; ARCHITECTURE two OF mux81a IS BEGIN PROCESS (a0,a1,a2,a3,a4,a5,a6,a7, s) BEGIN IF s =“000” THEN y <= a0 ; ELSif s =“001” then y <= a1 ; ELSif s =“010” then y <= a2 ; ELSif s =“011” then y <= a3 ; ELSif s =“100” then y <= a4 ; ELSif s =“101” then y <= a5 ; ELSif s =“110” then y <= a6 ; ELSif s =“111” then y <= a7 ; END IF; END PROCESS; End two;
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机 等等……..
VHDL的功能和标准 VHDL的功能和标准
VHDL 描述
ִ输入端口 ִ输出端口 ִ电路的行为和功能
VHDL有过两个标准：
ִIEEE Std 1076-1987 (called VHDL 1987) ִIEEE Std 1076-1993 (called VHDL 1993)
数据类型：规 定引脚数据类 型
IEEE87标 准
【例5-6】 】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END e_name;
5.1.2 VHDL相关语句说明 相关语句说明 2. 端口模式 OUT IN INOUT BUFFER
PROCESS-----进程语句和顺序语句 9. PROCESS---进程语句和顺序语句
所有顺序语句必须放在进程中。括号内为敏感信号， 所有顺序语句必须放在进程中。括号内为敏感信号，当敏 感信号发生变化时，进程被执行。 感信号发生变化时，进程被执行。
文件取名和存盘：文件取名应保持与实体名同名。 10. 文件取名和存盘：文件取名应保持与实体名同名。 文件扩展名为.VHD。 文件扩展名为.VHD。
（用布尔方程式的表达方式实现） 用布尔方程式的表达方式实现） 【例5-2】 例 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
5.2 寄存器描述及其 寄存器描述及其VHDL语言现象 语言现象
注意事项： 注意事项： 1、VHDL在处理组合逻辑电路和时序逻辑电路时有很大不同，这一点大家在学习 、 在处理组合逻辑电路和时序逻辑电路时有很大不同， 在处理组合逻辑电路和时序逻辑电路时有很大不同 时尤其要注意。 时尤其要注意。
2、VHDL对时序电路的处理： 、 对时序电路的处理： 对时序电路的处理 是通过对时序器件进行功能和逻辑行为的描述，而非结构上的描述（ 是通过对时序器件进行功能和逻辑行为的描述，而非结构上的描述（由计算 机综合后给出符合要求的时序电路），充分体现了VHDL电路系统行为描述的强 机综合后给出符合要求的时序电路），充分体现了 ），充分体现了 电路系统行为描述的强 大功能。 大功能。
作业：
P127 5-1 5-2
第四、五讲
一、教学内容：5.2 寄存器描述及其 寄存器描述及其VHDL语言现象 语言现象 二、学目的及要求： 1、掌握寄存器的VHDL语言描述方法； 2、掌握时序电路的VHDL不同表达方式； 三、授课课时：4课时 四、教学重点、难点：时序电路的VHDL不同表示方式；
实体－ 实体－ 描述器 件的外 部特性
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
结构体 －描述 器件的 内部特 性
5.1.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
数据类型BIT 3. 数据类型BIT 取值范围： 取值范围：‘0’和‘1’，必须加单引号。可以参与 必须加单引号。 逻辑运算或算术运算。 逻辑运算或算术运算。
5.1.2 VHDL相关语句说明 相关语句说明 4. 结构体表达式
【例5-7】 】 ARCHITECTURE arch_name OF e_name IS (说明语句：信号说明及元件例化等) 说明语句：信号说明及元件例化等 说明语句 BEGIN (功能描述语句 功能描述语句) 功能描述语句 END ARCHITECTURE arch_name ； 或： 【例5-8】 】 ARCHITECTURE arch_name OF e_name IS (说明语句：信号说明及元件例化等 说明语句： 说明语句 信号说明及元件例化等) BEGIN (功能描述语句：信号说明及元件例化等 功能描述语句： 功能描述语句 信号说明及元件例化等) END arch_name ；
5.2 寄存器描述及其 寄存器描述及其VHDL语言现象 语言现象
5.2.1 D触发器的 触发器的VHDL描述 触发器的 描述
【例5-9】 LIBRARY IEEE ;引导库的说明部分 USE IEEE.STD_LOGIC_1164.ALL ;使用STD_LOGIC标准逻辑位数据类型 ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; D触发器 触发器 Q : OUT STD_LOGIC ); END DFF1; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLK‘EVENT AND CLK = ’1‘ ;上升沿触发 THEN Q1 <= D ; END IF; --将内部的暂存数据向端口输出 Q <= Q1 ; END PROCESS ; END ARCHITECTURE bhv;
信号传输(赋值) 5. 信号传输(赋值)符号和数据比较符号 (1)、信号传输符号： (1)、信号传输符号：<= ；中间不允许加空格 (2)、比较符号： (2)、比较符号：=，结果为布尔量
5.1.2 VHDL相关语句说明 相关语句说明 逻辑操作符-----AND、OR、 -----AND 6. 逻辑操作符-----AND、OR、NOT IF_THEN_ELSE------条件语句：顺序语句； ------条件语句 7. IF_THEN_ELSE------条件语句：顺序语句； 8. WHEN_ELSE----条件信号赋值语句 WHEN_ELSE----条件信号赋值语句 ---赋值目标 <= 表达式1 WHEN 赋值条件 ELSE 表达式 表达式2 WHEN 赋值条件 ELSE 表达式 ... 表达式n ； 表达式 **：注意条件测试的顺序性，先测试，优先级高。 ：注意条件测试的顺序性，先测试，优先级高。
下面实例中使用了几个触发器? 下面实例中使用了几个触发器?
ENTITY reg1 IS PORT ( d : in BIT; clk : in BIT; q : out BIT); END reg1; ARCHITECTURE reg1 OF reg1 IS SIGNAL a, b : BIT; BEGIN PROCESS (clk) BEGIN IF clk='1' AND clk’event THEN a <= d; b <= a; q <= b; END IF; END PROCESS; END reg1;
为何用VHDL代换图形输入方式？ 为何用VHDL代换图形输入方式？ VHDL代换图形输入方式
VHDL语言容易编写； VHDL语言比图形方式功能更强大； VHDL 语言的优点：
ִ设备无关性； ִ相同的代码易于移植到其它公司的EDA器件中；