第四章有限状态机
有限状态机(ASM)(FSM)
(OR ASM)
Sequential circuits are also called finite state machines (FSMs), which is a more formal name that is often found in technical literature. The name derives from the fact that the function behavior of these circuits can be represented using a finite number of states.
begin
if clk'event and clk='1' then
presentstate<=nextstate;
end if;
end process switch_to_nextstate;
when s3=>nextstate<=s4; change_state_mode: process(presentstate)--主控组合进程 y<="100"; begin cout<='0'; case presentstate is when s4=>nextstate<=s0; when s0=>nextstate<=s1; y<="000"; y<="001"; cout<='1'; cout<='0'; when when s1=>nextstate<=s2; others=>nextstate<=s0; y<="010"; cout<='0'; y<="XXX";
有限状态机
1.1概述有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。
有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。
状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。
状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法在实际的应用中根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore) 型状态机和米勒(Mealy) 型状态机。
Mealy型状态转移图1.2状态机的描述方法状态机的描述方法多种多样，将整个状态机写到１个always 模块里，在该模块中既描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是使用两个always 模块，其中一个always 模块采用同步时序的方式描述状态转移，而另一个模块采用组合逻辑的方式判断状态转移条件，描述状态转移规律，这种写法被称为两段式FSM 描述方法；还有一种写法是在两段式描述方法的基础上发展而来的，这种写法使用3 个always模块，一个always 模块采用同步时序的方式描述状态转移，一个采用组合逻辑的方式判断状态转移条件，描述状态转移规律，第三个always 模块使用同步时序电路描述每个状态的输出，这种写法称为三段式写法。
1.3 FSM的状态编码二进制码（Binary）和格雷码（Gray）属于压缩状态编码，这种编码的优点是使用的状态向量最少，但是需要较多的逻辑资源用来状态译码。
二进制码从一个状态转换到相邻状态时，可能有多个比特位发生变化，易产生中间状态转移问题，状态机的速度也要比采用其它编码方式慢。
格雷码两个相邻的码值仅有一位就可区分，这将会减少电路中相邻物理信号线同时变化的情况，因而可以减少电路中的电噪声。
Johnson码也有同样的特点，但是要用较多的位数。
独热码（One-hot）指对任意给定的状态，状态寄存器中只有l位为1，其余位都为0。
有限状态机
可综合的设计中应注意
不使用初始化语句；不使用带有延时的描述； 不使用循环次数不确定的循环语句。
应尽量采用同步方式设计电路。
用always过程块描述组合逻辑，应在敏感 信号列表中列出块中出现的所有输入信号。
基于状态机的设计要点
3．状态编码的定义
在Verilog语言中，有两种方式可用于定义状态编码，分别用
parameter和'define语句实现，比如要为state0、state1、state2
、state3四个状态定义码字为：00、01、11、10，可采用下面
两种方式。
方式1：用parameter参数定义
采用一个always模块描述,状态编码用二进制编码：
• module fsm(clk,ina,out); input clk,ina; output out; reg out; parameter s0 = 3'b00,s1 =3'b01,s2 =3'b10,s3=3'b11; reg[0:1]state; always @ (posedge clk) begin state<=s0;out =0; case(state) s0: begin state<=(ina)?s1:s0;out=0; end s1:begin state<=(ina)?s2:s0;out=0; end s2:begin state<=(ina)?s3:s0;out=0; end s3:begin state<=(ina)?s3:s0;out=1; end endcase end endmodule
1、有限状态机
有限状态机的设计
什么是有限状态机（ FSM ） FSM的种类和不同点 设计举例
程序设计之有限状态机
程序设计之有限状态机程序设计之有限状态机状态机？以前听说过，忘了是老师说的，还是老大说得了。
当时的认识也就是字面的意思，无非是和状态以及状态转换有关系。
也许在写过或者读过的一些代码中有遇到过有限状态机的程序，但是当时是一定没有想到这就是状态机吧。
最近在学习一些东西的时候竟然多次遇到，觉得还是有必要写点关于程序设计中有限状态机的东西。
，这里是一篇对状态机从定义到实现都有很好解释的文章，摘录部分如下：*************************************************************** ************************依据状态之间是否有包含关系，分以下两种（1）常规状态机。
状态机中的所有状态是不相交的、互斥的。
（2）层次状态机。
状态机中的状态之间要么是互斥的，要么是真包含的，可以用树性结构来描述这些状态集，包含其它状态的状态称为枝节点，不包含其它状态的状态称为叶节点，为方便单树描述，总是设计一个状态包含所有的状态节点，称为根节点。
状态机的状态只能停留在叶节点，而不能停留在枝节点，每个枝节点需要指定一个子节点为它的默认子节点，以便状态机进入枝节点的时候能够停留到叶节点。
一般都用switch/case if/else方式实现。
在少量状态（3个及其以下）的时候，不需要引入专门的状态机模块。
常规状态机模块实现涉及到的结构由上而下为：顶层结构是状态机：当前状态id，缺省操作，状态表，状态表：状态数组状态结构：状态id，状态名，进入操作，退出操作，缺省操作，状态事件表（数组）状态事件结构：操作，事件，下一状态的id*************************************************************** ************************从代码易读及美观角度来说，建议用switch/case来实现。
从经验来看，在一些稍大的程序设计中一般都会有状态机的实现，特别是在分层实现，协议栈实现，编解码方面。
有限状态机
有限状态机
有限状态机应用举例—序列检测器
Mealy状态转移图
有限状态机
有限状态机应用举例—序列检测器
Mealy型verilog源代码
module mealyfsm(clk,rst,a,z); input clk; input rst; input a; output z; reg z; reg [3:0] temp_z; reg [3:0] currentstate,nextstate; parameter S0 = 4'b0000; parameter S1 = 4'b0001; parameter S2 = 4'b0010; parameter S3 = 4'b0011; parameter S4 = 4'b0100;
2
3
4
有限状态机
什么是有限状态机 FSM:Finite State Machine
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应用市场上的电子产品进入非正常状态/（不需要考虑的状态） 的可能很多，不可能一一去列举
于是采用以“不变应万变”的方式，只考虑需要的状态，不需要 的状态不管。
需要考虑的状态一一列举出来（有限性Finite），不需要考虑 的状态都统一当异常处理（default)
有限状态机
mealyfsm测试模块testbench
module tb_fsm; reg clk,rst; reg a; wire z; mealyfsm fsm(.clk(clk),.rst(rst),.a(a),.z(z)); initial begin clk = 0; rst = 1; #5 rst = 0; #3 rst = 1; #20 a = 1; #100 a = 1; #100 a = 0; #100 a = 0; #100 a = 1; #100 a = 0; #100 a = 0; #100 a = 1; #100 a = 0; #100 a = 0; #100 a = 0; #100 a = 0; #100 a = 1; #100 a = 0; #100 a = 0; #100 a = 1; #100 a = 0; #100 a = 1; #100 a = 0; end always #50 clk = ~clk; endmodule
实验四_有限状态机设计(2学时)
实验四有限状态机设计(2学时)实验内容一：状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。
有限状态机是指在设计电路中加入一定的限制条件，一般用来实现数字系统设计中的控制部分。
根据时序电路输出信号的特点可将时序电路划为Mealy 型和Moore 型两种。
Moore型电路中，输出信号仅仅取决于存储电路的状态。
Mealy型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。
图1是某Mealy型电路的状态转换图，图中圆圈内的S0、S1等代表电路的状态，状态转换箭头旁斜杠“/”上边的数字代表输入信号，斜杠“/”下边的数字代表输出信号。
假设电路的当前状态为S0，当输入信号为0时，电路的下一个状态仍为S0，输出信号为0；当输入信号为1时，电路的下一个状态为S1，输出为1。
图1 Mealy状态机下面的程序中使用两个进程来描述该状态机。
第一个进程负责状态转化，在CP上升沿到达时，当前状态（PresetState）向下一个状态（NextState）的转换；第二个进程负责检测输入信号（DIN）和当前状态（PresetState）的值，并由CASE-WHEN 语句决定输出信号（OP）和下一个状态值（NextState）的值。
请补充下图中虚线“…”部分省略掉的程序，然后对完整程序进行编译，并用Tools->Netlist Views->State Machine Viewer和RTL Viewer工具查看该状态机的状态图和RTL顶层图。
……实验内容二：论文《基于VHDL的一个简单Mealy状态机》中设计了一个Mealy状态机用来检测数据流“1101010”，用以验证状态机在数据检测上的应用。
请在读懂文中程序的基础上，在Quartus Ⅱ软件中通过编译仿真得到状态图和波形图，仿真中输入波形的设置应能体现该状态机的用途。
实验报告：本次实验占用两个学时，请于12周周四(5月12日)上课时交实验报告。
有限状态机原理
有限状态机原理
有限状态机原理是一种计算模型，它包含一组有限个状态及其之间的转移规则。
它可以被用来描述不同对象或者系统在不同状态下的行为和变化。
有限状态机由三个主要部分组成：状态集合、转移规则和起始状态。
状态集合是有限的，每个状态代表系统的一个特定状态。
转移规则定义了状态之间的转移条件，根据当前的输入确定下一个状态。
起始状态是系统的初始状态，从这个状态开始执行转移规则。
有限状态机可以描述不同的行为和变化情况，通过根据输入选择对应的转移规则来改变状态。
在执行过程中，有限状态机会根据输入和当前状态确定下一个状态，并在转移后更新当前状态。
有限状态机可以根据实际需求进行设计和实现，可以是确定性的（每个输入对应唯一的转移规则）或者非确定性的（一个输入可以对应多个转移规则）。
有限状态机广泛应用于各个领域，例如计算机科学、计算机网络、自动化控制等。
它可以用于设计和实现各种系统和算法，如编译器、路由器、电梯控制和游戏引擎等。
总之，有限状态机原理是一种描述对象或系统不同状态和行为变化的模型，通过状态集合、转移规则和起始状态来描述系统的行为。
它在计算机科学和其他领域有着广泛的应用。
什么是有限状态机
1.什么是有限状态机，Moore机和Mealy机的各自特点和他们之间的区别是什么？答：有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。
Mealy机属于同步输出状态机，他的输出是当前状态和所有输入信号的的函数，其输出会在输出仅为当前状态的函数，与当前输入信号无关。
当然，当前状态是和上一时刻时输入信号相关的，当前输入的变化必须等待下一时钟到来使状态发生变化时才能导致输出的变化。
因此，Moore机比Mealy机多等待一个时钟周期才会引起输出的变化，由于Mealy机的输出不与时钟同步，当状态译码比较复杂时，易在输出端产生不可避免的毛刺。
********************************************************************* 2.一个复杂的电路可以划分为几个不同的抽象级别：系统级，算法级，寄存器传输级，逻辑门级，晶体管开关级。
********************************************************************* 3.reg和wire的区别Reg型变量需要被明确赋值，并且在重新赋值前，一直保持原值，wire对应于连续赋值，如assign,reg对应于过程赋值，如always，initial。
********************************************************************* 4.阻塞和非阻塞的区别非阻塞赋值在整个过程块结束后才能完成赋值操作，阻塞赋值在该语句结束时就立即完成赋值操作，阻塞语句是顺序执行的，而非阻塞语句是同时执行的。
********************************************************************* 5.举例说明触发器在什么情况下会在综合过程中生成锁存器在写组合逻辑电路的always块中，， always块中要使用的输入信号在always 后面的敏感信号表中有遗漏，组合逻辑电路设计时不能有反馈。
有限状态机原理
有限状态机原理
有限状态机（Finite State Machine, FSM）是一种计算模型，用于描述系统或算法的行为。
它由一组有限个状态、一组可能的输入信号和一组定义状态转换规则的状态转换函数组成。
在任意时刻，FSM都处于一个特定的状态，等待输入信号触发状态转换。
有限状态机具有以下基本特点：
1. 状态：有限状态机有一组预定义的状态，每个状态表示系统或算法的一种行为或状态。
2. 输入信号：系统或算法接收一组可能的输入信号，每个输入信号可能触发状态的转换或执行某种操作。
3. 状态转换：有限状态机通过状态转换函数定义可能的状态转换规则，以及在特定输入信号下从一个状态转换到另一个状态的动作或操作。
4. 动作：状态转换可以伴随着执行特定的动作或操作，用于改变系统的状态或执行一些其他的操作。
有限状态机应用广泛，可以用于描述各种系统的行为，如计算机中的指令执行、网络通信协议、自动控制系统等。
它可以帮助开发者理清系统的行为逻辑，简化复杂系统的设计和实现。
有限状态机还可以通过组合、嵌套等方式进行组合和扩展，以应对更加复杂的问题。
有限状态机算法
有限状态机算法
有限状态机（Finite State Machine，FSM）是一种计算模型，用于描述一个系统的行为。
它由一组状态、一组输入和一组转移函数组成，通过状态转移来响应输入。
有限状态机算法是指通过有限状态机模型来解决特定问题的一种算法。
下面是有限状态机算法的基本原理：
1. 确定状态：根据问题的需求，确定有限状态机的状态集合。
每个状态代表着问题的一个特定情况或阶段。
2. 定义输入：确定有限状态机在每个状态下接受的输入集合。
输入可以是来自外部环境的事件或信号。
3. 定义转移函数：对每个状态和输入定义状态转移函数。
状态转移函数指定了在特定状态下接收到某个输入后，有限状态机应该转移到哪个新的状态。
4. 定义输出：根据问题的需求，确定有限状态机在每个状态下的输出。
输出可以是对外部环境的操作或者内部状态的变化。
5. 执行状态转移：根据问题的实际情况，通过执行状态转移函数，将有限状态机从一个状态转移到另一个状态。
有限状态机算法通常用于解决一些需要跟踪状态和处理不同输入的问题。
例如，网络协议中的数据包处理、编译器中的词法分析等都可以使用有限状态机算法进行实现。
有限状态机应用
传输层协议
传输层协议
有限状态机在传输层协议中用于管理 端到端的数据传输。有限状态机能够 处理连接建立、数据传输和连接关闭 等过程，并提供可靠的数据传输服务 。
总结词
有限状态机在传输层协议中提供可靠 的数据传输服务，确保端到端通信的 稳定性和可靠性。
详细描述
在传输层协议中，有限状态机用于管 理端到端的数据传输。有限状态机能 够处理连接建立、数据传输和连接关 闭等过程，并提供可靠的数据传输服 务。通过状态转换，有限状态机能够 识别不同的通信事件并根据需要采取 相应的处理措施，确保数据传输的稳 定性和可靠性。这有助于提高通信系 统的性能和可靠性。
02
特性
有限状态机具有有限数量的状态，并且每个状态 都有一个或多个转移条件，触发状态之间的转换。
状态机的组成
状态
表示系统的一种状态，每 个状态都有一个唯一的标 识符。
动作
在状态机转换过程中执行 的操作，可以是系统的行 为或输出。
事件
表示系统状态的转移条件， 事件的发生会导致状态机 的状态转换。
状态机的分类
微处理器控制
微处理器的控制逻辑通常使用有限 状态机来实现，以管理内部操作和与 外部世界的交互。
VS
微处理器的指令执行、内存访问和输 入/输出操作都由有限状态机控制。 这些状态机管理微处理器的内部状态， 并根据指令和数据在各种状态之间进 行转换。例如，指令解码器就是一个 有限状态机的例子，它根据当前的指 令码状态来选择下一个状态和要执行 的指令。
01
网络层
在网络层中，有限状态机用于描述路由 器的状态转换，如TCP/IP协议中的TCP 连接状态机。
02
03
传输层
传输层中的有限状态机用于实现可靠 的数据传输，如TCP协议中的发送和接 收状态机。
有限状态机要点课件
输入与输出的关系
输入与输出之间的关系可以是简单或 复杂的。在有限状态机中，输入通常 触发状态转移和/或输出结果的变化 。例如，在密码锁有限状态机中，输 入正确的密码会导致有限状态机进入 “已解锁”状态并打开门，而输入错 误的密码会导致有限状态机进入“锁 定”状态并保持门关闭。
03
有限状态机的实现方式
移的结果。
03
状态图的示例
一个简单的状态图可能包括开机、关机、待机等状态，以及相应的转移
和输入/输出。
转移图
转移图的定义
转移图是描述有限状态机从一个 状态转移到另一个状态的图形表 示法。转移图通常由状态、转移
条件和转移结果组成。
转移图的组成
转移图中的每个节点代表一个状 态，边缘代表从一个状态转移到 另一个状态的条件和结果。转移 条件通常是输入信号或内部事件
案例三：密码锁的实现方式
总结词
密码锁的实现方式也可以用有限状态机来描述。
详细描述
密码锁通常有一个特定的密码，当输入密码时，锁会处 于不同的状态。例如，当输入的密码与正确的密码匹配 时，锁会打开；否则，锁会保持关闭状态。此外，密码 锁还可以处于锁定状态，此时无法输入密码，需要先解 锁才能输入密码。这些状态之间的转换对应于不同的操 作，例如输入密码、锁定/解锁等。
特点
有限状态机具有有限个状态，每个状态对应系统的一个特定配置或模式。它根 据输入符号或事件的触发，从当前状态转移到下一个状态。
有限状态机的应用场景
01
02
03
04
硬件设计
用于描述数字电路的行为和交 互，以及逻辑电路的功能。
软件工程
用于设计模式识别、文本处理 、协议解析等算法，以及实现
状态转移逻辑。
有限状态机
什么是有限状态机FSM简介有限状态机（以下用FSM指代）是一种算法思想，简单而言，有限状态机由一组状态、一个初始状态、输入和根据输入及现有状态转换为下一个状态的转换函数组成。
在Gof的23种设计模式里的state模式是一种面向对象的状态机思想，可以适应非常复杂的状态管理。
现在，FSM被普遍用于搜索引擎的分词、编译器实现和我们普遍关注的游戏开发中。
游戏开发中，通常用FSM实现NPC控制，如当NPC受到攻击时根据健康、力量等选择逃跑还是反攻的行为，一般是用FSM实现的。
FSM的实现方法有很多种，不能简单地说孰优孰劣，但现代开发中，一般都比较推荐面向对象的实现方式：因为可重用性和健壮性更高，而且当需求变更的时候，也有很好的适应性。
实践理论从实践中来，也要回到实践中去。
我们现在通过实例来探索一下FSM的实现吧。
首先假设有这样一个世界（World），世界里只有一台永不缺乏动力的汽车（Car），汽车是次世代的，没有油门方向盘之类的落后设备，只有两个互斥的按钮——停止（Stop）和行进（Run），随着时间的流逝，汽车根据驾驶员的操作走走停停。
下面的代码可以实现这种功能：while True:key = get_key() # 按下什么键if key == "stop":stop(car)elif key == "run":go(car)keep(car) # 保持原态完成了功能而且直观、简洁的程序员万岁！但这时候客户（策划或者玩家）觉得走走停停太没意思了，他们想要掉头、左转和右转的功能，我们就要在while 循环里增加更多的if...else分支；他们想要更多的车，我们就要要在每一个分枝里增加循环；他们不仅仅想要Car了，他们还要要玩Truck，这时我们就需要在分枝的循环里判断当前的车是否支持这个操作（如Truck的装卸货物Car 就不支持）；他们……这个while循环终于无限地庞大起来，我们认识到这样的设计的确是有点问题的，所以我们尝试用另一种方法去实现FSM。
有限状态机
有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。
状态机特别适合描述那些有发生有先后顺序，或者有逻辑规律的事情——其实这就是状态机的本质。
状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法。
这个论断的最重要的两个词就是“逻辑顺序”和“时序规律”，这两点就是状态机所要描述的核心和强项，换言之，所有具有逻辑顺序和时序规律的事情都适合用状态机描述。
很多初学者不知道何时应用状态机。
这里介绍两种应用思路：第一种思路，从状态变量入手。
如果一个电路具有时序规律或者逻辑顺序，我们就可以自然而然地规划出状态，从这些状态入手，分析每个状态的输入，状态转移和输出，从而完成电路功能；第二种思路是首先明确电路的输出的关系，这些输出相当于状态的输出，回溯规划每个状态，和状态转移条件与状态输入。
无论那种思路，使用状态机的目的都是要控制某部分电路，完成某种具有逻辑顺序或时序规律的电路设计。
其实对于逻辑电路而言，小到一个简单的时序逻辑，大到复杂的微处理器，都适合用状态机方法进行描述。
请读者打开思路，不要仅仅局限于时序逻辑，发现电路的内在规律，确认电路的“状态变量”，大胆使用状态机描述电路模型。
由于状态机不仅仅是一种电路描述工具，它更是一种思想方法，而且状态机的HDL 语言表达方式比较规范，有章可循，所以很多有经验的设计者习惯用状态机思想进行逻辑设计，对各种复杂设计都套用状态机的设计理念，从而提高设计的效率和稳定性。
//1-paragraph method to decribe FSM//Describe state transition, state output, state input condition in only 1 always block //Westor Wang, Dec. 2006//Verilog Training -- How to write FSM bettermodule state1 ( nrst,clk,i1,i2,o1,o2,err);input nrst,clk;input i1,i2;output o1,o2,err;reg o1,o2,err;reg [2:0] NS; //NextStateparameter [2:0] //one hot with zero idleIDLE = 3'b000,S1 = 3'b001,S2 = 3'b010,ERROR = 3'b100;//1 always block to describe state transition, state output, state input condition always @ (posedge clk or negedge nrst)if (!nrst)beginNS <= IDLE;{o1,o2,err} <= 3'b000;endelsebeginNS <= 3'bx;{o1,o2,err} <= 3'b000;case (NS)IDLE: beginif (~i1) begin{o1,o2,err}<=3'b000;NS <= IDLE; endif (i1 && i2) begin{o1,o2,err}<=3'b100;NS <= S1; endif (i1 && ~i2) begin{o1,o2,err}<=3'b111;NS <= ERROR;endendS1: beginif (~i2) begin{o1,o2,err}<=3'b100;NS <= S1; endif (i2 && i1) begin{o1,o2,err}<=3'b010;NS <= S2; endif (i2 && (~i1)) begin{o1,o2,err}<=3'b111;NS <= ERROR;endendS2: beginif (i2) begin{o1,o2,err}<=3'b010;NS <= S2; endif (~i2 && i1) begin{o1,o2,err}<=3'b000;NS <= IDLE; endif (~i2 && (~i1))begin{o1,o2,err}<=3'b111;NS <= ERROR;end endERROR: beginif (i1) begin{o1,o2,err}<=3'b111;NS <= ERROR;endif (~i1) begin{o1,o2,err}<=3'b000;NS <= IDLE; endendendcaseendendmodule//2-paragraph method to describe FSM//Describe sequential state transition in 1 sequential always block//State transition conditions in the other combinational always block//Package state output by task. Then register the output//Westor Wang, Dec. 2006//Verilog Training -- How to write FSM bettermodule state2 ( nrst,clk,i1,i2,o1,o2,err);input nrst,clk;input i1,i2;output o1,o2,err;reg o1,o2,err;reg [2:0] NS,CS;parameter [2:0] //one hot with zero idleIDLE = 3'b000,S1 = 3'b001,S2 = 3'b010,ERROR = 3'b100;//sequential state transitionalways @ (posedge clk or negedge nrst)if (!nrst)CS <= IDLE;elseCS <=NS;//combinational condition judgmentalways @ (nrst or CS or i1 or i2)beginNS = 3'bx;ERROR_out;case (CS)IDLE: beginIDLE_out;if (~i1) NS = IDLE;if (i1 && i2) NS = S1;if (i1 && ~i2) NS = ERROR; endS1: beginS1_out;if (~i2) NS = S1;if (i2 && i1) NS = S2;if (i2 && (~i1)) NS = ERROR; endS2: beginS2_out;if (i2) NS = S2;if (~i2 && i1) NS = IDLE;if (~i2 && (~i1)) NS = ERROR; endERROR: beginERROR_out;if (i1) NS = ERROR;if (~i1) NS = IDLE;endendcaseend//output tasktask IDLE_out;{o1,o2,err} = 3'b000;endtasktask S1_out;{o1,o2,err} = 3'b100;endtasktask S2_out;{o1,o2,err} = 3'b010;endtasktask ERROR_out;{o1,o2,err} = 3'b111;endtaskendmodule//3-paragraph method to describe FSM//Describe sequential state transition in the 1st sequential always block //State transition conditions in the 2nd combinational always block//Describe the FSM out in the 3rd sequential always block//Westor Wang, Dec. 2006//Verilog Training -- How to write FSM bettermodule state3 ( nrst,clk,i1,i2,o1,o2,err);input nrst,clk;input i1,i2;output o1,o2,err;reg o1,o2,err;reg [2:0] NS,CS;parameter [2:0] //one hot with zero idleIDLE = 3'b000,S1 = 3'b001,S2 = 3'b010,ERROR = 3'b100;//1st always block, sequential state transitionalways @ (posedge clk or negedge nrst)if (!nrst)CS <= IDLE;elseCS <=NS;//2nd always block, combinational condition judgment always @ (nrst or CS or i1 or i2)beginNS = 3'bx;case (CS)IDLE: beginif (~i1) NS = IDLE;if (i1 && i2) NS = S1;if (i1 && ~i2) NS = ERROR; endS1: beginif (~i2) NS = S1;if (i2 && i1) NS = S2;if (i2 && (~i1)) NS = ERROR; endS2: beginif (i2) NS = S2;if (~i2 && i1) NS = IDLE;if (~i2 && (~i1)) NS = ERROR; endERROR: beginif (i1) NS = ERROR;if (~i1) NS = IDLE;endendcaseend//3rd always block, the sequential FSM outputalways @ (posedge clk or negedge nrst)if (!nrst){o1,o2,err} <= 3'b000;elsebegin{o1,o2,err} <= 3'b000;case (NS)IDLE: {o1,o2,err}<=3'b000;S1: {o1,o2,err}<=3'b100;S2: {o1,o2,err}<=3'b010;ERROR: {o1,o2,err}<=3'b111;endcase endendmodule。
第四章有限状态机
图 fsm1功能仿真图
4.2 FSM设计实例 交通灯信号控制器设计
某十字路口，在A方向和B方向上各有两组信号灯。每 组六盏灯，分别是直行绿（G）、直行黄（Y）、直行红 （R）、左弯绿、左弯黄和左弯红。四组信号灯共计24盏 灯。另外，设置了四组倒计时显示牌，倒计时显示使用2 位的八段码实现。A方向上的两组信号灯显示情况一样， 同样B方向上的两组信号灯显示情况一样。
第四章 有限状态机设计
第四章
大纲
4.1 FSM设计方法 4.2 FSM设计实例 4.3 基于FPGA的数字系统设计原则和 技巧 4.4小结 习题4
4.1 FSM设计方法 有限状态机（FSM，Finite State Mechine），顾名思义，就是一系列数量有 限的状态组成的一个循环机制。 本章主要介绍有限状态机的特点和设计 规则，给出了使用Verilog HDL硬件描述语 言设计有限状态机的一般方法。结合Moore 机和Mealy机的设计实例，详细分析了具有 可综合风格的有限状态机的设计方法和设 计过程。最后给出了数字系统设计的一些 基本原则和设计技巧。
Y
R
LAMPB2
图 交通信号灯控制示意图
图 交通信号灯控制器引脚图
4.2 FSM设计实例
0 直行 0 等待 左转 等待 40 45 禁行 0 65 95100 115120 60 65 直行 禁行 120 等待 左转 等待
T(s)
T(s)A向
T(s)B向
图 交通信号灯A、B方向时间匹配图
4.2 FSM设计实例
4.1.4 FSM的Verilog代码编写方法 1. 代码分段方法
一段式：整个状态机写到一个always模块里，在该 模块中既描述状态转移，又描述状态的输入和输 出；
有限状态机介绍30页PPT
13、遵守纪律的风气的培养，只有领 导者本 身在这 方面以 身作则 才能收 到成效 。—— 马卡连 柯 14、劳动者的组织性、纪律性、坚毅 精神以 及同全 世界劳 动者的 团结一 致，是 取得最 后胜利 的保证 。—— 也看不见自己的背脊。——非洲 2、最困难的事情就是认识自己。——希腊 3、有勇气承担命运这才是英雄好汉。——黑塞 4、与肝胆人共事，无字句处读书。——周恩来 5、阅读使人充实，会谈使人敏捷，写作使人精确。——培根
有限状态机介绍
11、战争满足了，或曾经满足过人的 好斗的 本能， 但它同 时还满 足了人 对掠夺 ，破坏 以及残 酷的纪 律和专 制力的 欲望。 ——查·埃利奥 特 12、不应把纪律仅仅看成教育的手段 。纪律 是教育 过程的 结果， 首先是 学生集 体表现 在一切 生活领 域—— 生产、 日常生 活、学 校、文 化等领 域中努 力的结 果。— —马卡 连柯(名 言网)
编译原理 有限状态机及化简
编译原理有限状态机及化简编译原理是计算机科学中的一门重要课程，它研究的是如何将高级语言程序转化为可执行的低级机器语言。
在编译原理中，有限状态机是一种重要的工具，它能够帮助我们理解和设计编程语言的词法结构。
而化简则是在设计有限状态机时的一项重要技巧，能够简化状态机的复杂度，提高编译器的效率。
有限状态机（Finite State Machine，FSM）是一种用于描述系统行为的数学模型。
在编译原理中，有限状态机被广泛应用于词法分析阶段，用于识别和解析程序中的各类词法单元。
有限状态机由一组状态和一组转移函数组成。
状态表示系统所处的某个特定状态，转移函数表示状态之间的转移条件和动作。
通过不断地进行状态转移，有限状态机可以识别和解析输入的程序。
在编译过程中，我们需要将源代码中的字符序列转化为一系列词法单元，如关键字、标识符、运算符等。
有限状态机可以帮助我们识别这些词法单元。
例如，我们可以设计一个有限状态机来识别整数常量。
该状态机的状态可以分为初始状态、扫描状态和接受状态。
初始状态表示状态机的起始状态，扫描状态表示状态机正在扫描数字字符，接受状态表示状态机已经扫描完整个整数常量。
通过定义合适的转移函数，我们可以使状态机按照预定的规则进行状态转移，最终得到正确的整数常量词法单元。
在设计有限状态机时，我们常常需要考虑状态的合并和化简。
化简是指将状态机中的一些状态合并为一个等价的状态，从而减少状态的数量。
通过化简可以使状态机更加简洁，提高编译器的效率。
化简的过程中，我们需要考虑状态之间的等价性。
两个状态是等价的，当且仅当它们在任何输入条件下都具有相同的转移行为。
通过判断状态的等价性，我们可以将等价的状态合并为一个新的状态，从而化简状态机。
化简状态机的过程可以使用等价类划分算法来实现。
该算法首先将状态划分为两个互不相交的等价类：接受状态和非接受状态。
然后，对每个等价类进行划分，直到无法再进行划分为止。
最终，我们可以得到一个化简后的状态机，其状态数量更少，但仍能正确识别和解析程序中的词法单元。
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4.3 基于FPGA的数字系统设计原则和技巧 4.3.1基本原则 1．面积和速度的折衷考虑
面积大，频率低 功能模块-1
面积小，延时大 Buffer DFF
功能模块-2
面积大，延时小
面积小，频率高 功能模块 （两倍时钟频率）
DFF
DFF
图 速度换面积之功能模块时分复用
图 面积换速度之逻辑复用
4.3 基于FPGA的数字系统设计原则和技巧 2．写代码时考虑硬件结构 1）在编写代码进行硬件设计时一定要具备硬 件设计思想，勾画出硬件情况，然后使用 语言描述出来，这样综合工具才能快速有 效地综合出最优结构。 2）评价Verilog代码的优劣不在于代码段的整 洁简短，而在于代码是否能由综合工具流 畅合理地转换成速度快和面积小的硬件形 式。
4.1.4 FSM的Verilog代码编写方法 3．非法状态处理办法
使用Verilog语言对非法状态的处理有以下两种方法： （1），用“default”语句对未提到的状态做统一处理。 当状态转移条件不满足，或者状态发生突变时， 通过default能保证系统不会陷入死循环。这是对 状态机健壮性的重要要求，也即状态机要具备自 恢复功能。 （2），使用“full case”的编码方式将所有的状态转 移变量的所有向量组合情况都在代码中有相应的 说明和处理，大多数综合工具都支持Verilog编码 状态机的这种完备状态属性。
图 fsm1功能仿真图
4.2 FSM设计实例 交通灯信号控制器设计
某十字路口，在A方向和B方向上各有两组信号灯。每 组六盏灯，分别是直行绿（G）、直行黄（Y）、直行红 （R）、左弯绿、左弯黄和左弯红。四组信号灯共计24盏 灯。另外，设置了四组倒计时显示牌，倒计时显示使用2 位的八段码实现。A方向上的两组信号灯显示情况一样， 同样B方向上的两组信号灯显示情况一样。
同一方向的信号灯亮灭相关性如下所示:
1）直行绿灯亮时必有左转红灯亮； 2）直行黄灯亮必有左转黄灯亮； 3）直行红灯亮则必有左转绿灯亮或者左转红灯亮。
交叉方向的信号灯亮灭相关性如表所示：
表 交叉方向信号灯亮灭相关性对应表
方向A 方向B
直行红灯亮 直行绿灯亮 直行红灯亮 &左转绿灯 亮 直行黄灯亮
要么直行绿灯亮，要么直行黄灯亮， 要么直行红灯亮&左转绿灯亮 直行红灯亮 直行红灯亮
4.1.4 FSM的Verilog代码编写方法 三段式：在两个always模块描述方法的基础 上，使用三个always模块。一个always模 块采用同步时序描述状态转移（使用状态 寄存器）；另一个always模块采用组合逻 辑判断状态转移条件，描述状态转移规律 （次态逻辑）；最后一个always模块描述 现态反馈 状态输出，输出可以是组合电路输出，也 状 可以是时序电路输出（输出逻辑）。 输 态 次态 输出
输出
当前 状态
时序逻辑 （寄存器）
下一 状态
图 时序电路基本结构
4.1 FSM设计方法
对于同步时序电路，根据输入端情况可 分为两种电路结构：一是没有输入端的同 步时序电路，比如计数器、分频器等；另 外一种是有输入端控制的电路，称之为有 限状态机。有限状态机由组合逻辑电路和 若干寄存器组成，根据电路的输入和电路 当前状态决定电路的输出。
表 状态机编码方式
格雷码 000 001 011 000 001 010 状态 S0 S1 S2 顺序编码 独热编码 10000 01000 00100
S3
S4
011
100
010
110
00010
00001
4.1.4 FSM的Verilog代码编写方法 状态编码的选择原则
设计条件和要 求 要求面积优先 编码方式 顺序编码 说明
4.1.2设计FSM的基本步骤
设计有限状态机的基本步骤如下： 1．画出状态转移图； 2．确定状态编码和编码方式； 3．给出状态方程和输出方程； 4．编写Verilog代码。
4.1.3 设计FSM的基本原则 遵循以下基本指导原则： 1）所设计的状态机要安全，不能进入死循环， 不能进入非预知状态。即使是由于某种扰 动进入非设计状态，也要能很快恢复到正 常的状态循环中来； 2）状态机的设计要满足设计的面积和速度的 要求；
Clock Reset
图 1001序列信号检测器引脚图
4.2 FSM设计实例 1．画出状态转移图
起始状态 0 0 1 0
0 1 1 第三状态 0 最后状态 1 第一状态 0
1
1
0 第二状态 0
0
图 1001序列检测器状态转移图
4.2 FSM设计实例 2．给出状态转换表、输出方程和状态方程
当前状态 下一状态 Data_in=0 状态名称 当前输出Q Data_in=1
直行红灯亮
4.2 FSM设计实例
te m p_ A =0
State_A=001 LAMP_A=010010
tem p_A =0
temp_A=1 Reset=1 State_A=000 LAMP_A<=00100 1
temp_A=1 State_A=010 LAMP_A<=100100
temp_A=1
3）状态机输出逻辑复用
如果在状态机中有多个状态都会执行某项操作，则在状态
4.2 FSM设计实例 1001序列信号检测器设计
1001序列信号检测器是用来检测序列信号“1001”的。电路输 入为一位串行数据，当检测到比特流“1001”时，电路输出为1， 否则输出为0。
Data_in Detected 1001序列检测器
tem p_A =1 State_A=100 LAMP_A<=100001
temp_A=1 State_A=011 LAMP_ABiblioteka =010010temp_A=0
图 交通灯信号控制器A方向状态转移 图
temp _A=0
A= p_ tem 0
4.2 FSM设计实例
功能仿真
4.2 FSM设计实例
图 设计在FPGA中的资源占用情况
4.1 FSM设计方法
时序电路如图所示：
组合逻辑接收电路输入信 号并输出结果，时序逻辑 将组合逻辑的输出存储并 反馈回组合逻辑，以此来 形成电路的当前状态 (current state)，当前状态 和电路输入信号经过组合 逻辑作用形成电路的下一 状态（next state）传递给 时序电路。
输入
组合逻辑
4.1.1使用FSM设计数字系统的优点
1）有限状态机能够按照输入信号的控制和预先设定 的执行顺序在各个状态间顺畅地切换，具有明显 的顺序特征，能够很好地执行顺序逻辑； 2）有限状态机设计方法非常规范，设计方案相对固 定，并能被多数综合工具支持； 3）采用有限状态机设计，易于构成性能良好的同步 时序逻辑，有利于消除大规模逻辑电路中常见的 竞争冒险现象； 4）使用Verilog硬件语言进行有限状态机设计，程 序层次分明、结构清晰、易读好懂。模块的修改、 优化和移植也非常方便； 5）在高速运算与控制方面，和CPU相比，状态机
当前输入D
Q2 Q1 Q0
Start_S First_S Second_S Third_S 000 001 010 011
D2 D1 D0
000 010 011 000 000 000 表
D2 D1 D0
001 001 001 100 001序列检测器状态转换表 1001 000
State 101/110/111 D1Error =Data_inQ 2 (Q1 Q0 )
编码最简单，使用触发器最少，剩余非法 状态最少，但增加了状态译码组合逻辑。
要求速度优先
当状态数<5时 当状态机后有 大型输出译码 器时 当触发器资源 丰富时
虽然使用了较多触发器，但简化了状态译 码组合逻辑，并且在同一时间只有一个状 独热编码 态寄存器发生变化，所以是最快的方式， 而且适用大多数FPGA。 一般是默认的编码方式。 顺序编码 在这种情况下，虽然必须通过译码决定状 顺序编码或 态的值，但仍可能比独热码速度快。 格雷码 独热码 最快的方式，由于简化了状态译码逻辑， 故提高了状态转换速度。
100 D2Last_S =Data_in(Q 2Q1Q0 )
Detected （Q2 Q1 Q0）
D0 =Data_in(Q2Q1 Q0 )+Data_in((Q2 Q1 )+(Q1 Q0 ))
4.2 FSM设计实例 3．代码实现-1
4.2 FSM设计实例 3．代码实现-2
4.2 FSM设计实例
4.1.4 FSM的Verilog代码编写方法 1. 代码分段方法
一段式：整个状态机写到一个always模块里，在该 模块中既描述状态转移，又描述状态的输入和输 出；
二段式：用两个always模块来描述状态机，其中一 个always模块采用同步时序描述状态转移，另外 一个模块采用组合逻辑判断状态转移条件，描述 状态转移规律以及输出；
LAMPA1 R
LAMPA1[5:0]
Y G
ACOUNT1[7:0] LAMPA2[5:0]
LAMPB1
R
Y
G
Clock Reset 交通灯 控制逻辑
ACOUNT2[7:0] LAMPB1[5:0] BCOUNT1[7:0] LAMPB2[5:0] BCOUNT2[7:0]
G G Y R LAMPA2
输入 次态逻辑 寄 存 现态&使能 器 出 逻 辑
图 三段式状态机设计结构图
表4-1 状态机编码方式
4.1.4 FSM的Verilog代码编写方法 2．编码方式 状态机的编码方式可分为顺序编码 （sequential encoding，也称为二进制编 码）、格雷码（gray encoding）和独热码 (one-hot encoding)。