VHDL语言第5章

第5章 VHDL语言构造体的描述方式VHDL构造体的三种描述方式◆行为描述方式◆寄存器传输级（RTL）描述方式◆结构描述方式5.1 行为描述方式行为描述方式是指对系统数学模型的抽象描述，其抽象程度比寄存器传输描述方式和结构化描述方式的更高。

因此，行为描述有时被称为高级描述。

在行为描述方式的程序中，大量采用了算术运算、关系运算、惯性延时、传输延时等难于进行逻辑综合和不能进行逻辑综合的VHDL语句，一般来说，采用行为描述方式的VHDL程序主要用于系统层数学模型的仿真或者系统工作原理的仿真。

PORT(reset,clk : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cnt;ARCHITECTURE behav OF cnt ISSIGNAL qo : STD_LOGIC_VECTOR(3 downto 0); BEGINPROCESS (clk,reset)BEGINIF reset='0' THENqo<="0000";ELSIF (clk'event and clk='1') THENIF qo="1001" THENqo<="0000";ELSEqo<=qo+’1’;END IF;END IF;q<=qo;END PROCESS; END behav; 异步清零的模10计数器它对计数器时钟信号的触发要求作了明确而详细的描述，对时钟信号特定的行为方式所产生的信息后果作了准确的定义。

这充分展现了VHDL最为闪光之处。

ELSIF (clk'event and clk='1') THENPORT(reset,en,load,clk : IN STD_LOGIC;din : IN STD_LOGIC_VECTOR(3 downto 0);q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cntb;ARCHITECTURE behav OF cntb ISSIGNAL qo : STD_LOGIC_VECTOR(3 downto 0);BEGINPROCESS (clk,reset,en,load,qo)BEGINIF reset='0' THENqo<="0000";ELSIF (clk'event and clk='1') THENIF load='0' THENqo<=din;ELSIF en='1' THENqo<=qo+1;END IF;END IF;q<=qo;4位二进制计数器 END PROCESS;END behav;◆行为描述只描述设计电路的功能或电路的行为，而没有指明或实现这些行为的硬件结构；或者说行为描述只表示输入输出之间的转换行为，它不包含任何结构信息。

◆行为描述通常指顺序语句描述，即含有进程的非结构化的逻辑描述。

◆行为描述的设计模型定义了系统的行为，通常由一个或多个进程构成，每一个进程又包含了一系列的顺序语句。

◆在VHDL中一些专门用于描述系统行为的语句有：延时语句、决断函数、 GENERIC语句、 GUARDED BLOCK语句等。

代入语句的格式为：信号量 <= 敏感信号量表达式；例如：z <= a nor (b and c);等同于：process (a,b,c)beginz <= a nor (b and c);end process;电路信号传输必然存在延时，VHDL语言描述延时行为有如下两种类型：◆惯性延时◆传输延时1. 惯性延时：◆ 系统或器件的输出信号要发生变化必须有一段时间的延时，这段延时时间常称为系统或器件的惯性或惯性延时。

◆ 因为大多数器件在行为仿真时都会呈现惯性延时，在VHDL 语言中，惯性延时是缺省的，即在语句中如果不做特别说明，产生的延时一定是惯性延时。

◆ 惯性延时的重要特点是：当一个系统或器件，它的输入信号变化周期小于系统或器件的惯性延时时，其输出将保持不变（见惯性延时示例）。

◆ 惯性延时说明只在行为仿真时有意义，逻辑综合时将被忽略，或者在逻辑综合前必须去掉延时说明。

因为实际延时量的大小取决于最终的硬件电路的固有物理延时。

B <= a after 20ns; a b 0 10 20 30 40 50ns惯性延时示例2. 传输延时：◆ 在VHDL 语言中，传输延时不是缺省的，必须在语句中明确说明。

◆传输延时常用于描述总线延时、连接线的延时及ASIC 芯片中的路径延时。

◆具有传输延时的代入语句格式如下所示：b<=TRANSPORT a AFTER 20 ns ； 语句中“TRANSPORT ”是专门用于说明传输延时的前置词。

◆传输延时波形如图所示，当有10 ns 的脉冲波形输入时，经20ns 传输延时后，将在输出端完全复现输入端的输入波形，而不管输入波形的形状和宽窄如何。

B <= transport a after 20ns;a b0 10 20 30 40 50ns 传输延时示例LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY mux4_1 ISPORT(d0,d1,d2,d3 : IN STD_LOGIC;sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0);q : OUT STD_LOGIC);END mux4_1;ARCHITECTURE behav OF mux4_1 ISBEGINWITH sel SELECTq<=d0 AFTER 10 ns WHEN ”00”,d1 AFTER 10 ns WHEN ”01”,d2 AFTER 10 ns WHEN ”10”,d3 AFTER 10 ns WHEN ”11”,’X’ AFTER 10 ns WHEN others;END behav;5.1.3 多驱动器描述语句一条并发代入语句创建一个驱动器，当多个驱动器同时驱动一个信号时，则带来多驱动器问题，多驱动器问题由决断函数解决。

所谓决断函数是指当多个驱动器同时驱动一个信号时，定义输出哪一个值的函数。

决断函数用于声明一个决断信号。

下图为一个信号具有2个驱动源的情况。

a bya b a AND b a OR b y 0 0 0 0 0 0 1 0 1 x 1 0 0 1 x 1 1 1 1 1求解多重驱动信号的真值表图示逻辑的VHDL 程序：ARCHITECTURE behav OF myd IS SIGNAL y : reso X01; BEGIN y<=a AND b; y<=a OR b; END behav;y 的决断函数模型：FUCTION reso(a,b ：X01) RETURN X01 IS BEGINIF a/=b THEN RETURN(’X’); ELSE RETURN(a) ; END IF ； END reso;当多个进程同时驱动一个信号时，会带来多驱动器问题。

多驱动器问题由决断函数解决。

逻辑设计时应避免多驱动。

std_logic_1164(（标准逻辑）的判决函数如下表所示。

CONSTANT resolution_table : stdlogic_table := (-- ----------------------------------------------------------- | U X 0 1 Z W L H - | |-- ---------------------------------------------------------( 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U' ), -- | U | ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' ), -- | X | ( 'U','X', '0', 'X', '0', '0', '0', '0','X' ), -- | 0 | ( 'U','X', 'X','1', '1', '1', '1', '1', 'X' ), -- | 1 | ( 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', 'X' ), -- | Z | ( 'U', 'X', '0', '1', 'W', 'W', 'W', 'W', 'X' ), -- | W | ( 'U', 'X', '0', '1', 'L', 'W', 'L', 'W', 'X' ), -- | L | ( 'U', 'X', '0', '1', 'H', 'W', 'W', 'H', 'X' ), -- | H | ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' ) -- | - | );FUNCTION resolved ( s : std_logic_vector ) RETURN std_logic IS V ARIABLE result : std_logic := ‘Z’; -- weakest state defaultBEGINIF (s'LENGTH = 1) THEN RETURN s(s'LOW);ELSEFOR i IN s'RANGE LOOPresult := resolution_table(result, s(i));END LOOP;END IF;RETURN result;END resolved;5.1.4 GENERIC语句GENERIC语句用于不同层次之间的参数传递。