实验一半导体材料的缺陷显示及观察课件.doc
半导体中杂质与缺陷表现
玻尔原子模型
玻尔原子电子的运动轨道半径为:
rH
oh2 mo q2
n2
n=1为基态电子的运动轨迹
玻尔能级:
En
moq4 8 o2h2n2
半导体中的杂质和缺陷表现
(2)受主电离能和受主能级
受主电离能△EA=空穴摆脱受主杂质束缚成为导电 空穴所需要的能量
受主能级EA:被受主杂质所束缚的空穴能量
Ec
EAEAEV
△EA
EA
Ev
半导体中的杂质和缺陷表现
受主杂质的电离能小,在 常温下基本上为价带电离 的电子所占据——空穴由 受主能级向价带激发。
Ec
+ ED
Ev
施主电离能
施主电离能△ED=弱束缚的电子摆脱杂质原子 束缚成为晶格中自由运动的 电子(导带中的电子)所需 要的能量
EC △ED =EC- ED ED
EV
半导体中的杂质和缺陷表现
施主杂质的电离能小, 在常温下基本上电离。
晶 体P
杂质 As Sb
Si 0.044 0.049 0.039
金刚石结构Si中,一 个晶胞内的原子占晶 体原胞的34%,空隙 占66%。
半导体中的杂质和缺陷表现
(1) 间隙式→杂质位于组成
半导体的元素或离子的格
点之间的间隙位置。
Li:0.068nm
(2) 替位式→杂质占据格点的 位置。大小接近、电子壳层
Si
Si
Si
Li
Si
P
Si
结构相近
Si:r=0.117nm
重点 掌握锗、硅晶体中的杂质能级, Ⅲ-Ⅴ 族化合物半导体的杂质能级。
施主/受主 施主杂质/受主杂质
浅能级杂质电离能的计算
半导体中的杂质和缺陷PPT课件
电离施主 电离受主
第26页/共51页
Ec ED
EA Ev
§2.1.5 杂质的补偿作用
• 3,NA≌ND时:杂质的高度补偿
Ec
ED 不能向导带和价带 提供电子和空穴
EA Ev
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§2.1.6 深能级杂质
• 深能级杂质:非ⅢⅤ族杂质在Si、Ge的禁带中产生 的施主能级远离导带底,受主能级远离价带顶。杂 质电离能大,能够产生多次电离
• 这种双性行为可作如下解释:
因为在硅杂质浓度较高时,
硅原子不仅取代镓原子起着施
主杂质的作用,而且硅也取代
了一部分V族砷原子而起着受
主杂质的作用,因而对于取代
Ⅲ族原子镓的硅施主杂质起到
补偿作用,从而降低了有效施
主杂质的浓度,电子浓度趋于
饱和。
第41页/共51页
§2.3 半导体中的缺陷、位错能级
§2.3.1点缺陷(热缺陷)point defects/thermaldefects • 点缺陷的种类:
弗仑克耳缺陷:原子空位和间隙原子同时存在 肖特基缺陷:晶体中只有晶格原子空位 间隙原子缺陷:只有间隙原子而无原子空位
第42页/共51页
§2.3.1点缺陷
• 点缺陷(热缺陷)特点 : ①热缺陷的数目随温度升高而增加 ②热缺陷中以肖特基缺陷为主(即原子空位为主)。
原因:三种点缺陷中形成肖特基缺陷需要的能量最小 ③淬火后可以“冻结”高温下形成的缺陷。 ④退火后可以消除大部分缺陷。半导体器件生产工艺中,
这就是束缚激子。
第39页/共51页
§2.2.1 杂质在砷化镓中的存在形式
• 两性杂质
举例:GaAs中掺Si(Ⅳ族)
SiGa
施主
半导体单晶硅的缺陷优秀课件
❖ 3、杂质原子(外来原子):由外来原子进入晶体而产生的 缺陷。杂质原子又分为间隙式和置换式原子。如图所示:
图 2-3-3
❖ 硅中的杂质氧、碳以及重金属都可能以两种方式存在,并与 硅结合成键,如氧与硅形成Si-O-Si键。
❖ 4、络合体 ❖ 杂质原子与空位相结合形成的复合体。 ❖ 如:空位-磷原子对(E中心) ❖ 空位-氧原子对 (A中心) ❖ 这些络合体具有电活性,因此会影响半导体的载流
滑移方向:取原子距离最小的晶列方向,对于硅而言,<110> 晶向族的距离最小,因此为位错的滑移方向。共有12个方向, 如图所示:
❖ 滑移面:滑移面一般取面密度大,面间距大的晶面,硅晶 体的滑移面为{111}晶面族,所示如图:
❖ (2)位错的攀移:位错线垂直于滑移向量的运动,他是由 于在一定温度下,晶体中存在空位和填隙原子,在热运动的 作用下,移动位错线,引起半平面的变大或变小。分为正攀 移和负攀移。
❖ 5、位错中柏格斯矢量的判断:如图所示,利用右手螺旋定 则沿基矢走,形成一个闭合回路,所有矢量的和即为柏格斯 矢量。
❖ 6、位错的滑滑移与攀移
❖ (1)位错的滑移:指位错线在滑移面沿滑移方向运动。其 特点:位错线运动方向与柏格斯矢量平行。如图所示:
硅单晶的滑移体系:{111}晶面和<110>晶向族
(a)本征层错
(b)非本征层错
(111)面单晶硅中的层错
❖ 四、杂质沉淀
❖ 硅的生产和加工过程中,很容易引入各种杂质,如直拉硅中 氧、碳以及各种重金属杂质(Cu、Fe、Ni、Na等),他们 在高温环境下在硅中的溶解度很高,但在低温及室温条件下, 其溶解度大大下降,多余的杂质都以沉淀的形式析出。如: SiO2、Cu3Si、Fe3Si
半导体材料结构的缺陷研究
半导体材料结构的缺陷研究近年来,半导体材料的研究和应用正变得越来越重要。
半导体材料的性质取决于其结构的完整性和缺陷情况。
因此,研究半导体材料的结构缺陷成为一项重要课题。
半导体材料的结构缺陷可以分为点缺陷、线缺陷和面缺陷。
点缺陷指的是材料中出现的原子位移或缺失,例如空位和杂质原子。
线缺陷是指在材料中形成的原子排列的缺陷,比如晶格错位和螺旋位错。
而面缺陷则是指材料表面的缺陷,如表面氧化层和界面。
研究表明,这些结构缺陷对半导体材料的性能有着很大的影响。
例如,点缺陷可以改变材料的导电性质,从而影响半导体器件的电流传输特性。
线缺陷和面缺陷则可能导致材料的机械强度降低,从而影响材料的可靠性和使用寿命。
为了研究半导体材料的结构缺陷,科学家们采用了各种表征技术。
其中,最常见的方法是透射电子显微镜(TEM)。
TEM可以观察到原子尺度的结构缺陷,并通过对高分辨率图像的分析,推断出缺陷的类型和分布。
此外,X射线衍射(XRD)和扫描电子显微镜(SEM)也常用于表征材料的结构缺陷。
通过研究材料的结构缺陷,科学家们可以探究材料的成长机制和性质变化规律。
例如,在半导体材料中控制点缺陷的形成和分布可以提高器件的性能和稳定性。
另外,通过改变材料的生长条件和加工工艺,可以控制材料的线缺陷和面缺陷,从而提高材料的机械强度和电学性能。
更进一步,研究半导体材料的结构缺陷也有助于设计新型材料。
通过引入特定类型的缺陷,科学家们可以调控材料的能带结构和光学性质。
这种调控可以用于开发新型的半导体器件,如太阳能电池和光电二极管,从而推动相关领域的进步。
然而,半导体材料的结构缺陷研究仍面临一些挑战。
首先,缺陷的检测和表征技术需要更高的分辨率和更广泛的适用性。
其次,缺陷的形成机制和演化规律仍不完全清楚,需要进一步的理论和实验研究。
最后,利用结构缺陷设计新型材料的方法需要更多的探索和创新。
总之,半导体材料的结构缺陷研究对于理解材料性质、改善器件性能以及设计新型材料具有重要意义。
半导体材料的缺陷特性研究
半导体材料的缺陷特性研究半导体材料,这玩意儿听起来是不是感觉挺高大上的?其实啊,它就在咱们身边,像手机、电脑,里面都有它的身影。
咱们今天就来好好聊聊半导体材料的缺陷特性。
先来说说什么是半导体材料的缺陷吧。
就好比一个班级,每个同学都应该好好坐在自己的座位上学习,可总有那么几个调皮捣蛋的,不好好待着,这就相当于半导体材料中的缺陷。
比如说,有点半导体材料里会有杂质原子混进去,这就像是班级里突然来了个转学生,还不太适应新环境,影响了整个班级的秩序。
还有一种情况叫空位缺陷,这就好比本来应该坐人的座位空着了,没人在那发挥作用。
我之前在实验室里就碰到过这么一档子事儿。
当时我们在研究一种新型的半导体材料,一切准备工作都做得妥妥的。
可等测试的时候,数据就是不对劲。
大家都急得像热锅上的蚂蚁,不知道问题出在哪儿。
后来经过反复排查,发现是材料里有一小部分出现了杂质缺陷,就因为这一点点小问题,整个实验都得重新来过。
再说说线缺陷,这就像是在操场上跑步,本来应该是直直的跑道,结果有一段凹下去了,那跑起来能顺溜吗?半导体材料里要是有了线缺陷,那电流传输也会受到影响。
半导体材料的缺陷还会影响它的电学性能。
比如说,有缺陷的地方电阻可能就会变大,电流就不容易通过,这就像路上有个大石头挡着,车开过去就得费更多的劲。
而且啊,半导体材料的缺陷对光学性能也有影响。
就好像一块原本透明的玻璃,因为有了瑕疵,光线透过的时候就会发生折射或者散射,不再那么清晰明亮。
在实际应用中,我们得想办法控制这些缺陷。
一方面,要尽量减少缺陷的产生,从原材料的选择到加工工艺,都得严格把关。
另一方面,有时候我们还会故意引入一些特定的缺陷,来实现我们想要的性能。
这就好比在一个团队里,合理安排每个人的角色,让大家都能发挥出最大的作用。
总之,半导体材料的缺陷特性可不是个小问题,我们得认真对待,才能让半导体材料更好地为我们服务。
就像我们在生活中,要及时发现自己的“缺陷”,努力改正或者利用它们,让自己变得更优秀!。
半导体中的杂质和缺陷.ppt
杂质出现在半导体中时,产 生的附加势场使严格的周期 性势场遭到破坏。
杂质能级位于禁带之中
Ec
杂质能级
导带
Ev
价带
1.ⅤA 族的替位杂质
(1)在硅 Si 中掺入 P
= Si = ‖
= Si = ‖
= Si = ‖
Si
=
‖
P+ ●
=
‖
Si
=
‖
正电中心
Si = ‖ Si = ‖ Si = ‖
●Si ●P
3.2 半导体中的杂质和缺陷
杂质 缺陷 原子在平衡位置附近振动
实际半导体晶格偏离理想情况
杂质和缺陷 原子的周期性势场受到破坏
在禁带中引入能级 决定半导体的物理和化学性质
杂质:半导体中存在的与本体元素不同的
其它元素。
浅能级杂质:能级接近导 带底 Ec 或价带顶 Ev;
深能级杂质:能级远离导 带底 Ec 或价带顶 Ev。
施主杂质具有提供电子的能力。
施主的电离能
设施主杂质能级为ED
施主杂质的电离能△ED:即弱束缚的电子 摆脱束缚成为晶格中自由运动的电子(导带 中的电子)所需要的能量。
EC
ED
△ED=EC-ED
施 主 电 离 能:
Eg
△ED=EC-ED
EV
在 Si 中,掺 P: △ED=0.044eV As: △ED=0.049eV Sb: △ED=0.039eV
EA
Ev
n=ND-NA 此时为n型半导体
(2) ND<NA
Ec ED 电离施主 电离受主
EA Ev
p=NA- ND 此时为p型半导体
(3) ND≈NA 杂质的高度补偿
半导体缺陷化学修ppt课件
28
对于MO晶体,MO的分子式将变为MO1+x。这时,由于氧过剩,将 出现两种可能: ①形成填隙氧离子
36
(3)本征电离情形
准化学反应式: 零
e h
质量作用定律: np K C
KC
Nc Nv
exp( Eg ) K BT
禁带宽度Eg: E g EC EV
37
(五)BaTiO3半导瓷的缺陷化学研究
对BaTiO3半导瓷的缺陷化学研究,可作如下假设: (1)由于钙钛矿型BaTiO3结构具有很高的填充率,故可不考
26
受主能级结构
(1)杂质受主能级
在氧化物晶体中掺杂,若是替位低价杂质原子,则在半导 体晶体能带中位于价带顶附近的位置产生受主能级。
例如,在氧化物晶体MO中,如果掺入一价金属杂质离子, 使它代替了M 2+离子的晶格位置,则在位于靠近价带顶的 位置产生附加能级—杂质受主能级。
27
(2)金属离子空位缺陷受主能级
(3)半导瓷是多晶材料,存在晶界是其重要特性,并将会 产生诸PTC效应、压敏效应等。
5
研究半导体陶瓷,采用一般的半导体理论是不够的。
为了深入了解半导体陶瓷材料的电性能,就要研究晶体中 存在的原子缺陷和电子缺陷这些点缺陷的产生、存在状态、 相互依存、转化与运动的规律。
为此,在统计热力学的基础上建立了缺陷化学理论,即利 用热力学中的质量作用定律,研究各种缺陷的浓度与温度 及氧分压的关系,从中找出各种缺陷形式的热力学参数, 对照能带理论确定材料的各种电学参数。
半导体材料层错、位错的显示
实验半导体材料层错、位错的显示通常制造电子器件要求所采用的半导体材料是单晶体,就是说要求材料的原子排列严格按照一定的规律。
但是由于种种原因,实际的单晶中往往存在某些缺陷,位错就是其中的一种。
在硅单晶中,由于种种原因,特别在高温下材料的内应力使原子面间产生滑移,晶面局部产生范性形变,这种形变即形成位错,使得完整的晶体结构受到破坏。
在外延生长过程中,原子的排列仍然要按一定的顺序,但是由于如样品表面机械损伤、表面沾污气体不纯等种种原因,使得外延层原子的排列次序发生了错误,这种原子层排列发生错乱的地方叫层错,它是一种面缺线。
半导体材料中位错的存在对晶体管集成电路器件的电学和力学性质都有影响。
层错对器件制造工艺的影响和位错相似,可以造成三极管发射区-收集区穿通,也可以不同程度的影响p-n结的反相特性,一般要求外延层中的层错密度小于102/cm2,大规模集成电路则要求更小。
位错的显示方法有X射线法、电子显微镜法和铜缀饰红外透射法等,最简单常用的是腐蚀金相法,本实验就采用腐蚀金相法。
这种方法的优点是设备简单,其缺点是只观测到与被测点相交的位错线。
本实验的目的是掌握金相显微镜的使用方法;熟悉半导体材料硅单晶片的位错、外延层层错的显示方法;掌握计算层错、位错密度以及外延层厚度的方法。
一、实验原理在硅单晶中,有位错的地方其原子的排列失去规则性,结构比较松散,在这里的原子具有较高的能量,并受到较大的张力,因此在位错线和表面相交处很容易被腐蚀形成凹下的坑,即所谓腐蚀坑,我们正是利用这个特性来显示位错和层错的。
1.层错的腐蚀硅的晶体结构是金刚石结构,在(111)方向上它的排列次序是:AA´BB´CC´即三个双层密排面一个重复周期。
假设外延衬底表面层的原子是按A原子层排列,那么按正常次序外延生长的第一层原子应为A´原子层。
但由于表面沾污、伤痕或晶格缺陷、原子在该处沉积等原因,使得表面某一区域出现反常,不是按A‘原子面排列,而是按B原子面排列,以此类推,形成了ABB´CC´AA´...... 的排列。
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实验一半导体材料的缺陷显示及观察实验目的1.掌握半导体的缺陷显示技术、金相观察技术;2.了解缺陷显示原理,位错的各晶面上的腐蚀图象的几何特性;3.了解层错和位错的测试方法。
一、实验原理半导体晶体在其生长过程或器件制作过程中都会产生许多晶体结构缺陷,缺陷的存在直接影响着晶体的物理性质及电学性能,晶体缺陷的研究在半导体技术上有着重要的意义。
半导体晶体的缺陷可以分为宏观缺陷和微观缺陷,微观缺陷又分点缺陷、线缺陷和面缺陷。
位错是半导体中的主要缺陷,属于线缺陷;层错是面缺陷。
在晶体中,由于部分原子滑移的结果造成晶格排列的“错乱”,因而产生位错。
所谓“位错线”,就是晶体中的滑移区与未滑移区的交界线,但并不是几何学上定义的线,而近乎是有一定宽度的“管道”。
位错线只能终止在晶体表面或晶粒间界上,不能终止在晶粒内部。
位错的存在意味着晶体的晶格受到破坏,晶体中原子的排列在位错处已失去原有的周期性,其平均能量比其它区域的原子能量大,原子不再是稳定的,所以在位错线附近不仅是高应力区,同时也是杂质的富集区。
因而,位错区就较晶格完整区对化学腐蚀剂的作用灵敏些,也就是说位错区的腐蚀速度大于非位错区的腐蚀速度,这样我们就可以通过腐蚀坑的图象来显示位错。
位错的显示一般都是利用校验过的化学显示腐蚀剂来完成。
腐蚀剂按其用途来分,可分为化学抛光剂与缺陷显示剂,缺陷显示剂就其腐蚀出图样的特点又可分为择优的和非择优的。
位错腐蚀坑的形状与腐蚀表面的晶向有关,与腐蚀剂的成分,腐蚀条件有关,与样品的性质也有关,影响腐蚀的因素相当繁杂,需要实践和熟悉的过程,以硅为例,表 1 列出硅中位错在各种界面上的腐蚀图象。
二、位错蚀坑的形状当腐蚀条件为铬酸腐蚀剂时,<100>晶面上呈正方形蚀坑,<110>晶面上呈菱形或矩形蚀坑,<111>晶面上呈正三角形蚀坑。
(见图1)。
1表1-1 硅中位错在各种晶面上的腐蚀图象为获得较完整晶体和满足半导体器件的某些要求,通常硅单晶都选择<111>方向为生长方向,硅的四个<111>晶面围成一正四面体,当在金相显微镜下观察<111>晶面的位错蚀坑形态时,皆呈黑褐色有立体感而规则。
图1(a)是在朝籽晶方向的<111>晶面上获得的刃型位错蚀坑形状,呈金字塔顶式,即正四面体的顶视图形态。
(a)x400 (b) x270 (c) x270<111>晶面的位错蚀坑<100>晶面的位错蚀坑<110>晶面的位错蚀坑图1 硅中位错蚀坑的形状三、位错密度的测定位错的面密度——穿过单位截面积的位错线数;用表示SS N / SS 为单晶截面积;2N 为穿过截面积S 的位错线数。
位错的面密度在金相显微镜下测定,金相显微镜是专门用来研究金属组织结构的光学显微镜。
金相技术在半导体材料和器件的生产工艺中有着极其广泛的应用;它直观、简单,是进行其它研究的基础也是研究晶体缺陷的有力工具。
用金相显微镜来测定位错的面密度,显微镜视场面积应计算得准确,否则将引起不允许的误差。
在实验中金相显微镜配以测微目镜,用刻度精确的石英测微尺来定标,测量视场面积。
视场面积的大小需根据晶体中位错密度的大小来决定,一般位错密度大时,放大倍数也应大些,即视场面积选小些,位错密度小时放大倍数则应小些。
1 我国国家标准(GB1554-79)中规定:位错密度在102个/cm以下者,采用1mm 2 视场面积,位错密度104个cm2 以上者采用 2 mm2 视场面积,并规定取距边缘2mm 2 的区域以内的最大密度作为出厂依据,为了粗略反映位错的分布情况还应加测中心点。
四、层错的观察和测量在晶体密堆积结构中正常层序发生破坏的区域被称为堆积层错或堆垛层错,简称层错,层错属于面缺陷。
1、层错的形成图2 画出了面心立方结构中原子分布的不同类型,AA 方向就是<111>晶向,外延层通常是沿此方向生长的。
从<111>方向看去,原子都分布在一系列相互平行的<111>面上。
把这些不同层的原子,分别标成A、B、C。
在晶体的其它部分的原子,都是按照ABCABC ,, 这样的层序重复排列的,直到晶体表面。
如果把这些原子画成立体排列的形式(取<111>晶面向上),则每个原3子都和它上面一层最近邻的三个原子组成一正四面体。
完整的晶体,可认为是这些正四面体在空间有规则重复的排列所构成的,如图 3 所示。
在实际的外延生长过程中,发现硅原子并不完全按照ABCABC ,, 这样的层序排列,而可能出现缺陷,层错就是最常见的一种。
所谓层错,就是在晶体的生长过程中,某些地方的硅原子,按层排列的次序发生了混乱。
例如,相对于正常排列的层序ABCABC , , ,少了一层,成为ABCACABC ,, ;或者多出一层,成为ABCACBC ,, .在晶体中某处发生错乱的排列后,随外延生长,逐渐传播开来,直到晶体的表面,成为区域性的缺陷。
在外延生长过程中,层错的形成和传播如图 4 所示。
假定衬底表面层的原子是按 A 型排列的,即按正常生长层序,外延生长的第一层应为 B 型排列。
但由于某种原因,使得表面的某一区域出现反常情况而成 C 型排列。
即按ABCACABC ,, (抽出 B 层)排列。
它向上发展,并逐层扩大,最终沿三个〈111〉面发育成为一倒立的四面体(见图5)。
这个四面体相当于前述的许多小正四面体堆积起来的。
由于此四面体是由错配的晶核发育而成的,因此,在它与正常生长的晶体的界面两侧,原子是失配的。
也就是说,晶格的完整性在这些界面附近受到破坏,但在层错的内部,晶格仍是完整的。
由错配的晶核为起源的层错,并不一定都能沿三个<111>面发展到表面,即在表面并不都呈三角形。
在外延生长过程中,形成层错的机理较复杂。
在某些情况下,层错周围的正常生长可能很快,抢先占据了上面的自由空间,4因而使得层错不能充分发育。
这表现在层错的腐蚀图形不是完整的三角形,而可能是一条直线,或者为一角,如图 6 所示。
以上讨论的是沿<111>晶向生长的情况,发育完全的层错在<111>面上的边界是正三角形。
当沿其它晶向生长时,层错的边界线,便是生长面与层错四面体的交线。
在不同的生长面上,层错的边界形状也不相同。
在外延生长时,引起表面某一区域排列反常的原因,主要是由于衬底表面的结构缺陷;衬底面上的外来杂质;或生长过程中出现的晶体内部的局部应力等。
因此,层错一般起始于外延层和衬底的交界面,有时也发生在外延生长过程中。
2、利用层错三角形计算外延层的厚度利用化学腐蚀的方法可以显示缺陷图形,虽然有的层错是从外延层中间开始发生的,但多数从衬底与外延层界面上开始出现,因此缺陷图形与外延层厚度之间有一简单关系。
利用这种关系通过测定缺陷图形的几何尺寸,便可计算出外延层厚度。
不同晶向的衬底,沿倾斜的<111>面发展起来的层错终止在晶片表面的图形也各不相同。
表2 列出了各种方向上生长外延层时缺陷图形各边长与外延层厚度之间的比例关系,依据比例关系可正确推算出外延层的厚度。
表2 不同晶向层错图形边长(1 、2、3)与外层厚度(t )的关系。
晶面边长与外延层厚度t 的比例(生长面)t/1t/ 2 t/ 3[110] 0.5 0.577[221] 0.707 0.785 0.236[111] 0.816[334] 0.85 0.776 0.142[112] 0.866 0.655 0.288[114] 0.5 0.833 0.575[100] 0.707层错法测外延层厚度虽然比较简便,但也存在一些问题,应予以注意。
外延层层错有时不是起源于衬底片与外延层的交界面,这时缺陷的图形轮廓就不如从交界面上发生的层错图形大,在选定某一图形作测量之前,应在显微镜下扫描整个外延片面积,然后选定最大者进行测量。
5五、实验设备和器材:(1)金相显微镜二台(其中一台配有电子目镜);(2)各种半导体晶体样品,盖玻片,镊子;(3)格值0.01mm石英标尺一片;(4)计算机一台。
六、实验步骤:1.把样品抛光的一面朝下放在显微镜上,用带电子目镜的显微镜观察硅[111] 晶面刃型位错蚀坑图形(应为正三角形,有立体感),(操作方法见附2),保存图形文件,打印输出,附在实验报告中。
2.取下电子目镜,换上普通目镜,测量位错密度N/S,N为显微镜视场内的位错蚀坑个数,S为视场面积,视场直径校正如下:目镜物镜视场直径10X 10X ф1.8mm10X 40X ф0.44mm3.在有电子目镜的显微镜上观察层错三角形:硅<111>晶面的层错蚀坑图形为正三角形,或不完整的正三角形(600 夹角或一条直线),当层错重叠时会出现平行线。
层错三角形无立体感。
保存该图像文件,并打印输出,附在实验报告中。
4.利用层错三角形推算硅外延层厚度:硅[111] 晶面层错三角形的边长L 与硅外延层厚度t 有关系:t=0.816L 。
为了用显微镜测量层错三角形的边长L ,必须先用石英标尺对显微镜视场进行刻度校正,校正方法如下:将石英标尺有刻度的一面朝下放在显微镜上,调节显微镜使在视场中清晰的观察到石英标尺中心圆环内的刻度线,然后测量出两条刻度线之间的距离的读数值x(注意:显示屏上的读数并非实际尺寸),该读数对应的实际尺寸是0.01mm,记下这一校正比例关系。
在测量出层错三角形边长的读数值y 后,利用校正比例关系求出层错三角形的边长L=0.01y/x 。
附1:硅单晶[111]面的位错显示实验设备和器材:(1)4X 型金相显微镜 1 台(2)MCV-15 测微目镜一架6(3)[111] 面硅单晶片# (4)300#600#302#303 金刚砂(5)化学腐蚀间:设施:通风柜、冷热去离子水装置;(6)化学试剂:硝酸、氢氟酸、三氧化铬、酒精、丙酮、甲苯等;(7)器皿:量筒、烧杯、氟塑料杯、塑料腐槽、镊子等。
实验步骤:# 600# 302# 303#金刚砂依次细磨,(1)样品准备:取[111]面硅片。
用300去离子水冲洗煮沸清洗干净。
(2)抛光:打开通风柜,准备好所需化学试剂。
抛光液配比:HF(42%):HNO3(65%)=1:2.5。
配制好抛光液倒入氟塑料杯中,将清洗干净的硅片用镊子轻轻夹入抛光液中,密切注意表面变化,操作时注意样品应始终淹没在抛光液中,同时应当不停地搅拌以改进抛光均匀性,待硅片表面光亮如镜,则抛光毕,迅速将硅片夹入预先准备好的去离子水杯中,再用流动的去离子水冲洗,在抛光过程中,蚀速对温度异常敏感。
一般说来在温度18℃~25℃的范围,抛光时间约为 1.5 ~4 分钟。
(3)铬酸法显示位错a、配制铬酸标准,配比为:标准液=5 克CrO3+100 去离子水。