EDA1_4位加法器原理图设计

4 位加法器原理图设计
一、实验目的
1、进一步掌握 Quartus Ⅱ原理图输入设计法。

2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。

二、实验原理
图1 半加器原理图
图2 1位全加器原理图
图3 4 位加法器原理图
4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。

三、实验内容
本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。

四、实验步骤
1、打开QUARTUS II软件，新建一个工程adder4bit。

2、建完工程之后，再新建一个Block Diagram/Schematic File。

在原理图编辑窗口
绘制如图1的半加器原理图。

点击 File ->Save，将已设计好的图文件取名为：
h_adder，并存在此目录内。

3、编译。

如果发现有错，排除错误后再次编译。

直到编译通过就可以进行波形仿真了。

4、时序仿真。

建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真
时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，
对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，
则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulation
Tool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后
运行波形仿真。

观察分析波形。

然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。

图4 仿真结果
5、封装入库。

封将仿真调试好的半加器封装入库。

打开 h_adder.bdf文件，在
File->Create/update 如图5所示。

图5 元件封装入库
6、全加器原理图设计。

以上实验步骤主要是生成了一个半加器，再用同样的方法按照
图2中1位全加器原理图生成一个1位全加器元件（注意生成的半加器在元器件库的Project选项下，如图6）。

图6 Symbol对话框
7、全加器仿真。

8、4位加法器原理图设计。

根据4位加法器的原理画出如图3的4位加法器原理图。

为方面观察输出波形，4位加法器输入输出才采用总线画法，总线命名为被加数a[3..0]，加数命名为b[3..0],同时要为每根总线分支加上网络名，方法为选定某总线分支后，右键->Properties，在弹出的Node Properties对话框（如图2-8）中输入总线分支网络名，如a[0]，a[1]，……。

图7 节点添加网络名
9、4位全加器仿真，仿真波形如图8。

注意仿真结果观察将数值以无符号数形式输出
最好，设置方法为选定某个端口后，右键->Properties，在图9对话框中选择
Unsigned Decimal。

图8 4为加法器仿真波形
图9 节点数据进制选择
五、实验报告
1.绘出仿真波形，并作说明。

2.熟悉QUARTUS II软件。

3.将实验原理、设计过程、编译仿真波形和分析结果记录下来。