第2章ARM微处理器硬件结构
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第2章 ARM体系结构
• 控制位
–
程序状态寄存器PSR（Program Status Register）的最低8位I、F、T和 M[4：0]用作控制位。当异常出现时改变控制位。处理器在特权模式 下时也可由软件改变。
• 中断禁止位 I：置1，则禁止IRQ中断； F：置1，则禁止FIQ中断。 • T位 T=0 指示ARM执行； T=1 指示Thumb执行。 • 模式控制位 M4、M3、M2、Ml和M0（M[4:0]）是模式位，决定处理器 的工作模式，如表2.3.1所列。
6 （最低）
6 5
数据中止
IRQ （外部中断请求） FIQ （快速中断请求）
中止（数据）
IRQ FIQ
中止模式
IRQ FIQ
0x0000,0010
0x0000,0018 0x0000,001C
2
4 3
2.4.2 异常类型的含义
（1）复位
• • 处理器的复位电平有效时，产生复位异常 当ARM处理器或协处理器遇到不能处理的指令时，产生未定义指令异常
2.4 ARM微处理器的异常处理
• 异常：在一个正常的程序流程执行过程中，由内 部或外部源产生的一个事件使正常的程序产生暂 时的停止，称之为异常。
2.4.1 ARM体系结构的异常类型
• ARM体系结构支持7种类型的异常
• 异常出现后，强制从异常类型对应的固定存储器地址开始 执行程序。这些固定的地址称为异常向量（Exception Vectors）。
M[4:0]模式控制位
M[4： 0] 10000 10001 10010 10011 10111
处理器工作 模式 用户模式 FIQ模式 IRQ模式 管理模式 中止模式
可访问的寄存器 PC，CPSR，R14～R0 PC，R7～R0，CPSR, SPSR_fiq，R14_fiq～ R8_fiq PC，R12～R0，CPSR, SPSR_irq，R14_irq， R13_irq PC，R12～R0, CPSR, SPSR_svc，R14_svc， R13_svc PC，R12～R0, CPSR, SPSR_abt，R14_abt， R13_abt
(第2章 ARM微处理器硬件结构)第5 6节
COMPUTER SCIENCE AND TECHNOLOGY
五、流水线技术
•几个指令可以并行执行
•提高了CPU的运行效率
五、流水线技术
COMPUTER SCIENCE AND TECHNOLOGY
• 开发和设计嵌入式系统的过程中，CPU的性能是一 个非常重要的考虑因素。 • 流水线技术是在本质上影响程序执行速度的因素。 • 由于计算机中一条指令的各个执行阶段相对独立， 因此，现代CPU大多设计成流水线型的机器，在这 种类型机器中几个指令可以并行执行。采用流水线 的重叠技术大大提高了CPU的运行效率。 • 当流水线内部的信息通畅流动时，CPU流水线能够 工作得最好。 • 但实际应用中，指令各执行阶段的操作时间长短不 同，有一些指令序列可能会打断流水线内的信息流， 所以有时流水线操作不十分通畅，会暂时降低CPU 的执行速度。
三、ARM系列流水线比较
COMPUTER SCIENCE AND TECHNOLOGY
ARM7
预取 译码 执行 （Fetch） （Decode） （Execute）
ARM9
预取 译码 执行 访存 写入 （Fetch） （Decode） （Execute） （Memory） （Write）
ARM10
二、Thumb技术介绍
COMPUTER SCIENCE AND TECHNOLOGY
• ARM7体系结构被广泛应用的时候，嵌入 式控制器的市场仍然由8位、16位处理器 占领。这些产品不能满足高端应用。这些 应用需要32位RISC处理器的性能和更优 于16位CISC处理器的代码密度。 • 为了解决代码密度的问题，ARM增加了T 变种。 • Thumb从32位ARM指令集中抽出来的36 条指令格式，可重新编成16位的操作码。 • 在运行时，16位的Thumb指令又由处理 器解压成32位指令。
第二章 ARM处理器基础
C
V
3、保留位
CPSR中和其余位为保留位。
四、ARM的异常处理
1.1 进入/退出异常
1、进入异常
内核刚进入异常状态时，会依次采取以下动作： ① 将原来执行的程序的下一条指令地址保存到链接寄存器（LR）中。 ② 复制CPSR到相应的SPSR进行保存。 ③ 根据发生的异常类型改变CPSR的模式位的值。 ④ 令程序计数器（PC）的值指向异常处理向量所指的下一条指令。 ⑤ 这时也可能设置中断禁能标志，以防止不可估计的异常嵌套发生。
2、大端存储格式（Big 大端存储格式（
Endian） Endian）
字数据的高字节存储在低地址中，而字数据的低字节则存储在高地址中 的存储方式称为大端存储格式 大端存储格式。 大端存储格式
假设一个32位的数据0xA9876543，保存到起始地址为0x0000的存 储空间里，按大端存储格式对数据进行存储。
1、控制位
CPSR的低8位称为控制位。 对各控制位的定义如下: ① T标志位 标志位 该位反映处理器的操作状态。 ② 中断禁止位 I和F是中断禁止位。 ③ 操作模式位 MO，M1，M2，M3和M4（M[4:0]）是模式位，这些位决定了处 理器的操作模式。
2、条件码标志位
在ARM状态下，绝大多数指令都是有条件执行指令；在THUMB状 态下，仅有分支指令是有条件执行指令。 各条件码标志位的具体含义
第二章 ARM处理器基础
一、ARM7处理器概述 二、ARM处理器的数据格式 三、处理器模式与内部寄存器 四、ARM的异常处理 五、本节附录
一、ARM7处理器概述
ARM7TDMI是一个32位的微处理器核， 基于精简指令集（RISC）的 原理设计而成的。处理器的译码结构相对简单；处理器内含集成元件 的门数相对减少，功耗降低。 ARM7微处理器系列特点： 1、32位嵌入式RISC处理器； 2、支持多种低功耗模式； 3、支持片上调试功能，通过JTAG连接； 4、实时中断处理系统； 5、3级指令流水线，具有很高的指令吞吐量。
单片机课件第二章 ARM体系结构
2.5
ARM微处理器指令系统
2.5.1 基本寻址方式
寻址方式是根据指令中给出的地址码字段来实现寻找真实操作数地 址的方式，ARM处理器有9 种基本寻址方式。
1.寄存器寻址
操作数的值在寄存器中，指令中的地址码字段给出的是寄存器编 号，指令执行时直接取出寄存器值操作。
例如指令： MOV R1,R2 SUB R0,R1,R2
11111
系统模式
PC，R14～R0，CPSR（ARM v4及以上版本）
并非所有的模式位组合都能定义一种有效的处理器模式。其他组合的 结果不可预知。
2.2 ARM微处理器的寄存器结构
2.2.4 Thumb状态的寄存器集
2.2 ARM微处理器的寄存器结构
2.2.4 Thumb状态的寄存器集
Thumb 状态的寄存器在ARM 状态的寄存器上的映射
在Thumb状态下，程序计数器PC（Program Counter）使用位[1]选 择另一个半字。ARM处理器在两种工作状态之间可以切换。
Thumb状态：当操作数PSR控制位T为1时，执行BX指令进入Thumb 状态。如果处理器在Thumb状态进入异常，则当异常处理（IRQ、 FIQ、Undef、Abort和SWI）返回时，自动转换到Thumb状态。（异 常都是在ARM 状态中执行） ARM状态：当操作数PSR控制位T为0时，执行BX指令进入ARM状态 ；处理器发生异常（IRQ、FIQ、Reset、Undef、Abort和SWI）。在 此情况下，把PC内容复制到异常模式的链接寄存器中，并且异常处 理将从异常向量地址开始。
sys（系统模式）：运行具有特权的操作系统任务。
und（未定义指令中止模式）：当未定义的指令执行时进入该 模式，可用于支持硬件协处理器的软件仿真。
《ARM硬件结构》课件2
ARM体系结构和指令集架构
ARM体系结构
ARM体系结构定义了处理器的基 本特性和功能。
指令集架构
指令集定义了处理器支持的指令 和操作。
Thumb指令集
为了提高代码密度和节省存储空 间而设计的一种压缩指令集。
ARM寄存器和寄存器文件
通用寄存器
用于存储临时数据和计算结果。程Βιβλιοθήκη 计数器指向当前正在执行的指令。
状态寄存器
存储处理器的状态信息，如条 件码和中断使能。
ARM处理器的指令格式和编码方式
1
指令格式
ARM指令由操作码、寄存器和立即数等字段组成。
2
编码方式
指令的编码由二进制表示，一条指令对应一个特定的二进制码。
3
条件码
每条指令都有一个条件码，用于控制指令的执行条件。
3 可定制性
ARM架构具有高度可定制 性，可以根据特定需求进 行优化和扩展。
ARM处理器的分类和应用领域
Cortex-A系列
面向高性能应用，如智能手机 和服务器。
Cortex-R系列
专注于实时性能，适用于汽车 电子和工业控制。
Cortex-M系列
针对低功耗嵌入式系统，如物 联网设备和传感器。
ARM与其他处理器架构的比较
ARM 功耗低 嵌入式系统 高度可定制
X86 功耗高 个人电脑 固定架构
ARM处理器硬件结构的三大部分
处理器核心
负责执行指令和算术运算，包括执行单元和寄存器。
内存和总线
用于存储数据和指令的存储器模块，以及用于数据传输的总线系统。
外设和接口
提供与外部设备的交互和通信功能，如UART、SPI、I2C。
《ARM硬件结构》PPT课 件
第2章 ARM微处理器概述
工业控制领域：
作为32位 的RISC 架构，基于ARM 核的微控制器芯片不
但占据了高端微控制器市场的大部分市场份额，同时也 逐渐向低端微控制器应用领域扩展，ARM 微控制器的低 功耗、高性价比，向传统的8 位/16 位微控制器提出了挑 战。
无线通讯领域：
目前已有超过85%的无线通讯设备采用了ARM 技术，
ARM体系结构的变种
（4）J变种（Java加速器Jazelle）
ARM的Jazelle技术将Java的优势和先进的32位RISC芯
片完美地结合在一起。Jazelle技术提供了Java加速功能， 可以得到比普通Java虚拟机高得多的性能。与普通的 Java虚拟机相比，Jazelle使Java代码运行速度提高了8 倍，而功耗降低了80％。 Jazelle技术使得程序员可以在一个独立的处理器上同时 运行Java应用程序、已经建立好的操作系统、中间件以 及其他的应用程序。与使用协处理器和双处理器相比， 使用单独的处理器可以在提供高性能的同时保证低功耗 和低成本。 J变种首先在ARM体系版本4TEJ中使用，用字母J表示。
使用电池供电的高性能的便携式设备。这些 设备一方面需要处理器提供高性能，另一方 面又需要功耗很低。SIMD功能扩展为包括音 频/视频处理在内的应用相同提供了优化功能。 它可以使音频/视频处理性能提高4倍。 Version 6首先在2002年春季发布的ARM11 处理器中使用。
2.2.3 ARM体系结构的变种及版本 命名格式
Version 4（v4）
该版本增加了下列指令：
半字加载和存储指令； 加载带符号的字节和半字数据的指令； 增加mb状态； 增加了处理器的特权模式。 该版本不再强制要求与以前的26位地址空间 兼容。
ARM体系架构
Fetch Decode Execute Fetch Decode Execute Fetch Decode Execute Fetch Decode Execute Fetch Decode Fetch
该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1
高速缓存（CACHE）
1、为什么采用高速缓存 微处理器的时钟频率比内存速度提高快得多，高速缓存可以提 高内存的平均性能。
2、高速缓存的工作原理 高速缓存是一种小型、快速的存储器，它保存部分主存内容的
拷贝。
高 数据
速
CACHE
CPU
缓 存
主存
控
制
地址
器
数据
总线和总线桥
CPU
高速总线
低速设备
低速总线
软硬功能分配 复杂指令增加硬件的复杂度，使指令执行周期大大加长 ，直接访存次数增多，数据重复利用率低。
不利于先进指令级并行技术的采用 流水线技术
RISC基本设计思想
精简指令集：保留最基本的,去掉复杂、使用频度不高的指令 （选取运算指令、加载、存储指令和转移指令作主指令集） ，以减小CPI: CPUtime=Instr_Count * CPI * Clock_cycle
CISC的主要缺点
指令使用频度不均衡。 高频度使用的指令占据了绝大部分的执行时间，扩充的 复杂指令往往是低频度指令。
大量复杂指令的控制逻辑不规整，不适于VLSI工艺 VLSI的出现，使单芯片处理机希望采用规整的硬联逻辑 实现，而不希望用微程序，因为微程序的使用反而制约 了速度提高。(微码的存控速度比CPU慢5-10倍)。
IC—程序中指令数，CPI—每条指令执行所有周期数
该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1
高速缓存（CACHE）
1、为什么采用高速缓存 微处理器的时钟频率比内存速度提高快得多，高速缓存可以提 高内存的平均性能。
2、高速缓存的工作原理 高速缓存是一种小型、快速的存储器，它保存部分主存内容的
拷贝。
高 数据
速
CACHE
CPU
缓 存
主存
控
制
地址
器
数据
总线和总线桥
CPU
高速总线
低速设备
低速总线
软硬功能分配 复杂指令增加硬件的复杂度，使指令执行周期大大加长 ，直接访存次数增多，数据重复利用率低。
不利于先进指令级并行技术的采用 流水线技术
RISC基本设计思想
精简指令集：保留最基本的,去掉复杂、使用频度不高的指令 （选取运算指令、加载、存储指令和转移指令作主指令集） ，以减小CPI: CPUtime=Instr_Count * CPI * Clock_cycle
CISC的主要缺点
指令使用频度不均衡。 高频度使用的指令占据了绝大部分的执行时间，扩充的 复杂指令往往是低频度指令。
大量复杂指令的控制逻辑不规整，不适于VLSI工艺 VLSI的出现，使单芯片处理机希望采用规整的硬联逻辑 实现，而不希望用微程序，因为微程序的使用反而制约 了速度提高。(微码的存控速度比CPU慢5-10倍)。
IC—程序中指令数，CPI—每条指令执行所有周期数
第二章ARM微处理器及其硬件体系结构概要
spsr
Note: System模式使用user模式寄存器集
Abort
User mode r0-r12 r15, and cpsr
r13(sp) r14(lr)
spsr
Thumb state Low registers
Thumb state High registers
ARM 寄存器名称
ARM 有37个32-Bits长的寄存器. 1 个用作PC( program counter)(r15) 1个用作CPSR(current program status register) 5个用作SPSR(saved program status registers) 30 个通用寄存器
执行2
数据
10、高速缓存（CACHE）
高 数据
速
缓
CACHE
CPU
存
主存
控
制
地址
器
数据
1、为什么采用高速缓存
微处理器的时钟频率比内存速度提高快得多，高速缓存可以 提高内存的平均性能。
2、高速缓存的工作原理
高速缓存是一种小型、快速的存储器，它保存部分主存内容 的拷贝。
11、总线和总线桥
CPU
高速总线
3、ARM 寄存器(37)
2
30 个通用32位寄存器，1 个程序计数器PC 6 个状态寄存器 15 个通用寄存器 (R0-R14), 1或者2个状态寄存器和程序计数器在任何时候都中可见的
当前可见寄存器
Abort Mode
r0 r1
r2
r3
r4
r5
r6
r7
r8
r9
r10
r11
r12
r13(sp)
ARM微处理器硬件结构
4
ARM版本Ⅰ 版本Ⅰ 版本
1．V1版架构
该版架构只在原型机ARM1出现过，没有用于商业产品。 其基本性能有: 基本的数据处理指令（无乘法）； 基于字节、半字和字的Load/Store指令; 转移指令，包括子程序调用及链接指令； 供操作系统使用的软件中断指令SWI； 寻址空间：64MB（226）。
17
流水线技术Ⅱ 流水线技术Ⅱ
多周期ARM指令的3级流水线操作
18
流水线技术Ⅲ 流水线技术Ⅲ
2．ARM的流水线设计问题
（1）缩短程序执行时间: 提高时钟频率fclk 减少每条指令的平均时钟周期数CPI （2）解决流水线相关: 结构相关 数据相关 控制相关
19
流水线技术Ⅳ 流水线技术Ⅳ
3．ARM的5级流水线 ARM9和StrongARM架构都采用了5级流 水线.
(b)三级存储器层次结构
27
总线结构Ⅰ 总线结构Ⅰ
1.总线协议 :四周期握手协议
28
总线结构Ⅱ 总线结构Ⅱ
2.总线读写
29
总线结构Ⅲ 总线结构Ⅲ
3．总线的时序图
30
总线结构Ⅳ 总线结构Ⅳ
4．直接内存访问（DMA）
31
总线结构Ⅴ 总线结构Ⅴ
5．系统总线配置
多总线系统
32
ARM存储数据类型 存储数据类型
虚拟存储空间到物理存储空间的映射。在ARM中采用了 页式虚拟存储管理。 存储器访问权限的控制。 设置虚拟存储空间的缓冲的特性。
42
存储管理单元MMU Ⅱ(1) 存储管理单元
2.存储访问过程
使能MMU时存储访问过程
：
43
存储管理单元MMU Ⅱ(2) 存储管理单元
禁止MMU时存储访问过程：
ARM版本Ⅰ 版本Ⅰ 版本
1．V1版架构
该版架构只在原型机ARM1出现过，没有用于商业产品。 其基本性能有: 基本的数据处理指令（无乘法）； 基于字节、半字和字的Load/Store指令; 转移指令，包括子程序调用及链接指令； 供操作系统使用的软件中断指令SWI； 寻址空间：64MB（226）。
17
流水线技术Ⅱ 流水线技术Ⅱ
多周期ARM指令的3级流水线操作
18
流水线技术Ⅲ 流水线技术Ⅲ
2．ARM的流水线设计问题
（1）缩短程序执行时间: 提高时钟频率fclk 减少每条指令的平均时钟周期数CPI （2）解决流水线相关: 结构相关 数据相关 控制相关
19
流水线技术Ⅳ 流水线技术Ⅳ
3．ARM的5级流水线 ARM9和StrongARM架构都采用了5级流 水线.
(b)三级存储器层次结构
27
总线结构Ⅰ 总线结构Ⅰ
1.总线协议 :四周期握手协议
28
总线结构Ⅱ 总线结构Ⅱ
2.总线读写
29
总线结构Ⅲ 总线结构Ⅲ
3．总线的时序图
30
总线结构Ⅳ 总线结构Ⅳ
4．直接内存访问（DMA）
31
总线结构Ⅴ 总线结构Ⅴ
5．系统总线配置
多总线系统
32
ARM存储数据类型 存储数据类型
虚拟存储空间到物理存储空间的映射。在ARM中采用了 页式虚拟存储管理。 存储器访问权限的控制。 设置虚拟存储空间的缓冲的特性。
42
存储管理单元MMU Ⅱ(1) 存储管理单元
2.存储访问过程
使能MMU时存储访问过程
：
43
存储管理单元MMU Ⅱ(2) 存储管理单元
禁止MMU时存储访问过程：
第2章 ARM微处理器硬件结构
第2章 ARM微处理器硬件结构
1
计 算 机 体 系 结 构
2
ARM处理器结构和技术特征
3
ARM处理器模式及内部寄存器
4
ARM 存 储 系 统 机 制
ARM
ARM公司简介ARM是Advanced
RISC Machines的缩写，它是一 家微处理器行业的知名企业，该 企业设计了大量高性能、廉价、 耗能低的RISC （精简指令集） 处理器。 公司的特点是只 设计芯片，而不生产。它将技术 授权给世界上许多著名的半导体 、软件和OEM厂商，并提供服务
ARM10E
• ARM10E微处理器系列
特点：
带分支预测的6级整数流水线； 在0.13µm工艺下最高性能可达到430MIPS（Dhrystone 2.1测试标准）； 对于3D图形运算和实时控制采用VFP协处理器，浮点运 算性能最高可达650MFLOPS； 双64位AMBA总线接口和64位内部总路线接口； 优化的缓存结构提高了处理器访问低速存储器的性能； 可在0.18µm, 0.15µm, 0.13µm工艺的硅芯片上实现
ARM7 SecurCore
Cortex
ARM9
ARM9E
ARM10
ARM11
Xscale
ARM7
• ARM7微处理器系列
ARMTDMI是目前应用最广的微处理器核; ARM720T带有MMU和8KB的指令数据混 合cache； ARM7EJ-执行ARMv5TEJ指令，5级流水 线，提供Java加速指令，没有存储器保护 。
ARM Cortex ™ Family
1000 DMIPS
ARM11™ Family
500 DMIPS
第2讲ARM微处理器硬件结构
第2讲ARM微处理器硬件结构
ARM微处理器的硬件结构可以分为两部分:核心区和外围环境。
核心区由CPU核心，寄存器和存储器组成，外围环境由I/O设备组成，如中断控制器，时钟控制器，外部存储器，外部设备接口，复位电路等。
CPU核心是ARM微处理器的核心结构，涉及到指令及数据的收发，指令的解释，指令的执行，指令的优化，时序控制等。
CPU核心的结构可以分为指令处理单元（IPU），执行单元（EU），控制器，寄存器，缓存器（Cache），浮点单元（FPU），加速器（Accelerators）和内存控制器（Memory Controllers）等部分。
指令处理单元（IPU）是ARM微处理器指令处理的核心部件，它收集来自指令存储器中的指令，并将其转换成机器语言指令，解码后交由执行单元（EU）处理。
ARM体系结构
Extensions: Jazelle (5TEJ)
SIMD Instructions Multi-processing v6 Memory architecture Unaligned data support
Extensions: Thumb-2 (6T2) TrustZone® (6Z) Multicore (6K) Thumb only (6-M)
17
Embedded Processors
Chengdu University of Information Technology
18
Which architecture is your processor?
Chengdu University of Information Technology
---ARM V4
Chengdu University of Information Technology
7
•ARMV4是目前支持的最老的架构,是基于32-bit地址 空间的32-bit指令集。ARMv4除了支持ARMv3的指 令外还扩展了：
支持halfword的存取 支持byte和halfword的符号扩展读 支持Thumb指令 提供Thumb和Normal状态的转换指令 进一步的明确了会引起Undefined异常的指令 对以前的26bits体系结构的CPU不再兼容
4. 如果3中描述的功能不存在，则在该功能标识符前加x
ARM处理器命名（Classic命名）
Chengdu University of Information Technology
15
采用上述的架构，形成一系列的处理器。有时候还要区
分处理器核和处理器系列。不过，在这里其实不用区分太细，
SIMD Instructions Multi-processing v6 Memory architecture Unaligned data support
Extensions: Thumb-2 (6T2) TrustZone® (6Z) Multicore (6K) Thumb only (6-M)
17
Embedded Processors
Chengdu University of Information Technology
18
Which architecture is your processor?
Chengdu University of Information Technology
---ARM V4
Chengdu University of Information Technology
7
•ARMV4是目前支持的最老的架构,是基于32-bit地址 空间的32-bit指令集。ARMv4除了支持ARMv3的指 令外还扩展了：
支持halfword的存取 支持byte和halfword的符号扩展读 支持Thumb指令 提供Thumb和Normal状态的转换指令 进一步的明确了会引起Undefined异常的指令 对以前的26bits体系结构的CPU不再兼容
4. 如果3中描述的功能不存在，则在该功能标识符前加x
ARM处理器命名（Classic命名）
Chengdu University of Information Technology
15
采用上述的架构，形成一系列的处理器。有时候还要区
分处理器核和处理器系列。不过，在这里其实不用区分太细，
第2章 ARM技术概述
21
2.4 ARM 微处理器的应用选型
2.4.2选择一款适合学习的ARM芯片
（9）LCD控制器 有些ARM芯片内置LCD控制器，有的甚至内置64KB彩色TFT LCD控制器。 （10）PWM输出 有些ARM芯片有2～8路PWM输出，可以用于电机控制或语音输出等场合。 （11）ADC和DAC 有些ARM芯片内置2～8通道8～12位通用ADC，可以用于电池检测、触摸 屏和温度监测等 （12）扩展总线 大部分ARM芯片具有外部SDRAM和SRAM扩展接口 （13）时钟计数器和看门狗 一般ARM芯片都具有2～4个16位或32位时钟计数器和一个看门狗计数器。
150+ MIPS Uni-Proc
600+ MIPS Uni-Proc
ARM7TDMI
H L ARM7TDMI
100+ MIPS Uni-Proc
Microcontroller Market
Cortex-M
2.2 ARM微处理器简介
ARM处理器的产品系列非常广，包括ARM7、ARM9、 ARM9E、ARM10E、ARM11和SecurCore、Cortex等
ARM营销模式
将技术授权给 其它芯片厂商
形成各具特色 的ARM芯片
ARM 合作伙伴
ARM占据了32位RISC微处理器80%以上的市场份额
2.1 ARM体系结构的技术特征及发展
2.1.2 ARM技术特征
ARM处理器有如下特点： • 体积小、低功耗、低成本、高性能 • 支持Thumb（16位）/ARM（32位）双指令集，能 很好的兼容8位/16位器件 • 大量使用寄存器，指令执行速度更快 • 大多数数据操作都在寄存器中完成 • 寻址方式灵活简单，执行效率高 • 指令长度固定
ARM微处理器硬件结构
• ARM指令集与Thumb指令集的关系
Thumb指令集 具有灵活、小 巧的特点
ARM指令集支持 ARM核所有的特 性，具有高效、 快速的特点
ARM和Thumb状态切换
• 所有的ARM指令都是可以有条件执行的， 而Thumb指令仅有一条指令具备条件执行 功能。
• ARM程序和Thumb程序可相互调用，相互 之间的状态切换开销几乎为零。
ARMxx ARMx
XScale
20Kc 5Kx
24K Pro 4Kx M4K 603e e300 e500
StrongARM 64 Bit 32 Bit
Motorola
PPC405 IBM
PPC440 186/386/
486 Geode
Nehemiah
Intel AMD VIA
Efficeon
Transmeta
2.2 ARM的版本及系列
ARM体系结构版本II
• V2版架构与版本V1相比，增加了以下功能：
– 乘法和乘加指令； – 支持协处理器操作指令； – 快速中断模式； – SWP/SWPB的最基本存储器与寄存器交换指令； – 寻址空间：64MB
2.2 ARM的版本及系列
ARM体系结构版本III
• ARM作为独立的公司，在1990年设计的第 一个微处理器采用的版本3的ARM6。它作 为IP核、独立的处理器、具有片上高速缓存、 MMU和写缓冲的集成CPU。
RISC体系结构特点：
• 指令集中的大多数指令只需要执行简单 和基本的功能；
• 减少存储器访问指令； • 芯片逻辑采用硬布线逻辑； • 减少指令数和寻址方式 • 指令译码简化。
典型的高性能RISC处理器
• MIPS公司的SGI:MIPS(1986) • SUN公司的SPARC(1987) • HP公司的PA-RISC, • IBM, Motorola公司的PowerPC • DEC、Compac公司的Alpha AXP • IBM的RS6000(1990)第一台Superscalar RISC机
Thumb指令集 具有灵活、小 巧的特点
ARM指令集支持 ARM核所有的特 性，具有高效、 快速的特点
ARM和Thumb状态切换
• 所有的ARM指令都是可以有条件执行的， 而Thumb指令仅有一条指令具备条件执行 功能。
• ARM程序和Thumb程序可相互调用，相互 之间的状态切换开销几乎为零。
ARMxx ARMx
XScale
20Kc 5Kx
24K Pro 4Kx M4K 603e e300 e500
StrongARM 64 Bit 32 Bit
Motorola
PPC405 IBM
PPC440 186/386/
486 Geode
Nehemiah
Intel AMD VIA
Efficeon
Transmeta
2.2 ARM的版本及系列
ARM体系结构版本II
• V2版架构与版本V1相比，增加了以下功能：
– 乘法和乘加指令； – 支持协处理器操作指令； – 快速中断模式； – SWP/SWPB的最基本存储器与寄存器交换指令； – 寻址空间：64MB
2.2 ARM的版本及系列
ARM体系结构版本III
• ARM作为独立的公司，在1990年设计的第 一个微处理器采用的版本3的ARM6。它作 为IP核、独立的处理器、具有片上高速缓存、 MMU和写缓冲的集成CPU。
RISC体系结构特点：
• 指令集中的大多数指令只需要执行简单 和基本的功能；
• 减少存储器访问指令； • 芯片逻辑采用硬布线逻辑； • 减少指令数和寻址方式 • 指令译码简化。
典型的高性能RISC处理器
• MIPS公司的SGI:MIPS(1986) • SUN公司的SPARC(1987) • HP公司的PA-RISC, • IBM, Motorola公司的PowerPC • DEC、Compac公司的Alpha AXP • IBM的RS6000(1990)第一台Superscalar RISC机
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4
ARM版本Ⅰ
1．V1版架构
该版架构只在原型机ARM1出现过，没有用于商业产品。 其基本性能有: 基本的数据处理指令（无乘法）； 基于字节、半字和字的Load/Store指令; 转移指令，包括子程序调用及链接指令； 供操作系统使用的软件中断指令SWI； 寻址空间：64MB（226）。
1 fetch decode excute
Fetch Decode Excute
取指令 解码 执行
2
fetch
decode
excute
3 指令
fetch
decode
excute
时间
17
流水线技术Ⅱ
多周期ARM指令的3级流水线操作
1 fetch ADD decode excute
2
fetch STR
6
ARM版本Ⅲ
3．V3版架构
V3版架构对ARM体系结构作了较大的改动： 寻址空间增至32位（4GB）； 当前程序状态信息从原来的 R15 寄存器移到当前程序 状 态 寄 存 器 CPSR 中 （ Current Program Status Register）; 增 加 了 程序 状 态 保存 寄 存 器 SPSR（Saved Program Status Register）； 增加了中止（Abort）和未定义2种处理器模式； 增加了MRS/MSR指令，以访问新增的CPSR/SPSR寄存 器； 增加了从异常处理返回的指令功能。
12
ARM和Thumb状态
V4版以后有：
32位ARM指令集 16位Thumb指令集，功能是ARM指令集的功能 子集。
ARM7TDMI核以后，T变种的ARM微处 理器有两种工作状态：
ARM状态 Thumb状态。
13
ARM与Thumb状态转换
在程序的执行过程中，微处理器可以随时在 两种工作状态之间切换，并且该转变不影响处理 器的工作模式和相应寄存器中的内容。
进入 Thumb 状态：当操作数寄存器的状态位（位 [0] ） 为1时，执行BX指令。 进入ARM状态：当操作数寄存器的状态位（位[0]）为0 时，执行BX指令。
14
RISC技术Ⅰ
RISC体系结构基本特点：
大多数指令只需要执行简单和基本的功能，其执行过 程在一个机器周期内完成。 只保留加载 / 存储指令。操作数由加载 / 存储指令从存 储器取出放寄存器内操作。 芯片逻辑不采用或少采用微码技术，而采用硬布线逻 辑。 减少指令数和寻址方式。 指令格式固定，指令译码简化。 优化编译。
10
ARM处理器系列
ARM7系列 ARM9系列 ARM9E系列 ARM10E系列 SecurCore系列 Inter的Xscale Inter的StrongARM
11
ARM处理器结构
从一下四个方面介绍：
ARM和Thumb状态 RISC技术 流水线技术 超标量执行
第2章 ARM微处理器硬件结构
本章主要内容：
计算机体系结构分类 ARM版本及系列 ARM处理器结构 存储系统机制
1
计算机体系结构Ⅰ
1.冯· 诺依曼结构
地址 CPU 数据 PC
存 储 器
2
计算机体系结构Ⅱ
2. 哈佛体系结构
地址 数据存储器 数据 地址 程序存储器 数据 PC CPU
3
7
ARM版本Ⅳ
4．V4版架构
V4版架构在 V3版上作了进一步扩充， V4版架构是目 前应用最广的ARM体系结构，ARM7、ARM8、ARM9和 StrongARM 都采用该架构。指令集中增加了以下功能： 符号化和非符号化半字及符号化字节的存/取指令； 增加了16位Thumb指令集； 完善了软件中断SWI指令的功能； 处理器系统模式引进特权方式时使用用户寄存器操作; 把一些未使用的指令空间捕获为未定义指令。
5
ARM版本Ⅱ
2．V2版架构
该版架构对 V1 版进行了扩展，例如 ARM2 和 ARM3 （V2a）架构，版本 2a 是版本 2 的变种， ARM3 芯片采 用了版本2a。V2版架构与版本V1相比，增加了以下功 能： 乘法和乘加指令； 支持协处理器操作指令； 快速中断模式； SWP/SWPB的最基本存储器与寄存器交换指令; 寻址空间：64MB。
15
RISC技术Ⅱ
ARM体系结构还采用了一些特别的技术：
所有的指令都可根据前面的执行结果决定是否被执行， 提高了指令的执行效率。 可用 Load/Store 指令批量传输数据，以提高数据的传 输效率。 可在一条数据处理指令中同时完成逻辑处理和移位处 理。
16
流水线技术Ⅰ
1．ARM的3级流水线
ARM简介
ARM（Advanced RISC Machines）系列微处 理器，采用的ARM技术知识产权（IP）核都是由 ARM公司提供的。 ARM公司本身不生产芯片，转让设计许可， 由合作公司生产各具特色的芯片。 ARM32位体系结构目前被公认为是嵌入式应 用领域领先的32位嵌入式RISC微处理器结构。从 版本1到版本6，ARM体系的指令集功能不断扩大。
9
ARM版本Ⅵ
6．V6版架构
V6版架构是2001年发布的，首先在2002年春季发布 的ARM11处理器中使用。此架构在 V5版基础上增加了 以下功能： THUMBTM：35%代码压缩； DSP扩充：高性能定点DSP功能； JazelleTM：Jova性能优化，可提高8倍； Media扩充：音/视频性能优化，可提高4倍。
8
ARM版本Ⅴ
5．V5版架构
V5 版架构是在 V4 版基础上增加了一些新的指令， ARM10和Xscale都采用该版架构。这些新增命令有： 带有链接和交换的转移BLX指令； 计数前导零CLZ指令； BRK中断指令； 增加了数字信号处理指令（V5TE版）； 为协处理器增加更多可选择的指令。
decode
calc:addr data xfer
3
fetch ADD
decode
excute
4
fetch ADD
decode
excute
5 指令
fetch
流水线技术Ⅲ
2．ARM的流水线设计问题
（1）缩短程序执行时间: 提高时钟频率fclk 减少每条指令的平均时钟周期数CPI （2）解决流水线相关: 结构相关 数据相关 控制相关
ARM版本Ⅰ
1．V1版架构
该版架构只在原型机ARM1出现过，没有用于商业产品。 其基本性能有: 基本的数据处理指令（无乘法）； 基于字节、半字和字的Load/Store指令; 转移指令，包括子程序调用及链接指令； 供操作系统使用的软件中断指令SWI； 寻址空间：64MB（226）。
1 fetch decode excute
Fetch Decode Excute
取指令 解码 执行
2
fetch
decode
excute
3 指令
fetch
decode
excute
时间
17
流水线技术Ⅱ
多周期ARM指令的3级流水线操作
1 fetch ADD decode excute
2
fetch STR
6
ARM版本Ⅲ
3．V3版架构
V3版架构对ARM体系结构作了较大的改动： 寻址空间增至32位（4GB）； 当前程序状态信息从原来的 R15 寄存器移到当前程序 状 态 寄 存 器 CPSR 中 （ Current Program Status Register）; 增 加 了 程序 状 态 保存 寄 存 器 SPSR（Saved Program Status Register）； 增加了中止（Abort）和未定义2种处理器模式； 增加了MRS/MSR指令，以访问新增的CPSR/SPSR寄存 器； 增加了从异常处理返回的指令功能。
12
ARM和Thumb状态
V4版以后有：
32位ARM指令集 16位Thumb指令集，功能是ARM指令集的功能 子集。
ARM7TDMI核以后，T变种的ARM微处 理器有两种工作状态：
ARM状态 Thumb状态。
13
ARM与Thumb状态转换
在程序的执行过程中，微处理器可以随时在 两种工作状态之间切换，并且该转变不影响处理 器的工作模式和相应寄存器中的内容。
进入 Thumb 状态：当操作数寄存器的状态位（位 [0] ） 为1时，执行BX指令。 进入ARM状态：当操作数寄存器的状态位（位[0]）为0 时，执行BX指令。
14
RISC技术Ⅰ
RISC体系结构基本特点：
大多数指令只需要执行简单和基本的功能，其执行过 程在一个机器周期内完成。 只保留加载 / 存储指令。操作数由加载 / 存储指令从存 储器取出放寄存器内操作。 芯片逻辑不采用或少采用微码技术，而采用硬布线逻 辑。 减少指令数和寻址方式。 指令格式固定，指令译码简化。 优化编译。
10
ARM处理器系列
ARM7系列 ARM9系列 ARM9E系列 ARM10E系列 SecurCore系列 Inter的Xscale Inter的StrongARM
11
ARM处理器结构
从一下四个方面介绍：
ARM和Thumb状态 RISC技术 流水线技术 超标量执行
第2章 ARM微处理器硬件结构
本章主要内容：
计算机体系结构分类 ARM版本及系列 ARM处理器结构 存储系统机制
1
计算机体系结构Ⅰ
1.冯· 诺依曼结构
地址 CPU 数据 PC
存 储 器
2
计算机体系结构Ⅱ
2. 哈佛体系结构
地址 数据存储器 数据 地址 程序存储器 数据 PC CPU
3
7
ARM版本Ⅳ
4．V4版架构
V4版架构在 V3版上作了进一步扩充， V4版架构是目 前应用最广的ARM体系结构，ARM7、ARM8、ARM9和 StrongARM 都采用该架构。指令集中增加了以下功能： 符号化和非符号化半字及符号化字节的存/取指令； 增加了16位Thumb指令集； 完善了软件中断SWI指令的功能； 处理器系统模式引进特权方式时使用用户寄存器操作; 把一些未使用的指令空间捕获为未定义指令。
5
ARM版本Ⅱ
2．V2版架构
该版架构对 V1 版进行了扩展，例如 ARM2 和 ARM3 （V2a）架构，版本 2a 是版本 2 的变种， ARM3 芯片采 用了版本2a。V2版架构与版本V1相比，增加了以下功 能： 乘法和乘加指令； 支持协处理器操作指令； 快速中断模式； SWP/SWPB的最基本存储器与寄存器交换指令; 寻址空间：64MB。
15
RISC技术Ⅱ
ARM体系结构还采用了一些特别的技术：
所有的指令都可根据前面的执行结果决定是否被执行， 提高了指令的执行效率。 可用 Load/Store 指令批量传输数据，以提高数据的传 输效率。 可在一条数据处理指令中同时完成逻辑处理和移位处 理。
16
流水线技术Ⅰ
1．ARM的3级流水线
ARM简介
ARM（Advanced RISC Machines）系列微处 理器，采用的ARM技术知识产权（IP）核都是由 ARM公司提供的。 ARM公司本身不生产芯片，转让设计许可， 由合作公司生产各具特色的芯片。 ARM32位体系结构目前被公认为是嵌入式应 用领域领先的32位嵌入式RISC微处理器结构。从 版本1到版本6，ARM体系的指令集功能不断扩大。
9
ARM版本Ⅵ
6．V6版架构
V6版架构是2001年发布的，首先在2002年春季发布 的ARM11处理器中使用。此架构在 V5版基础上增加了 以下功能： THUMBTM：35%代码压缩； DSP扩充：高性能定点DSP功能； JazelleTM：Jova性能优化，可提高8倍； Media扩充：音/视频性能优化，可提高4倍。
8
ARM版本Ⅴ
5．V5版架构
V5 版架构是在 V4 版基础上增加了一些新的指令， ARM10和Xscale都采用该版架构。这些新增命令有： 带有链接和交换的转移BLX指令； 计数前导零CLZ指令； BRK中断指令； 增加了数字信号处理指令（V5TE版）； 为协处理器增加更多可选择的指令。
decode
calc:addr data xfer
3
fetch ADD
decode
excute
4
fetch ADD
decode
excute
5 指令
fetch
流水线技术Ⅲ
2．ARM的流水线设计问题
（1）缩短程序执行时间: 提高时钟频率fclk 减少每条指令的平均时钟周期数CPI （2）解决流水线相关: 结构相关 数据相关 控制相关