EDA秒表设计

EDA秒表设计专业：自动化班级学号：姓名：2011年 6 月13 日目录1.设计实验目的 (3)2.设计实验内容及要求 (3)2.1数字时钟组成及功能 (3)2.2数字时钟设计要求 (3)3.系统设计 (3)3.1设计思路 (3)4.系统实现 (3)4.1分频器模块与代码 (3)4.2百分之一秒计数器模块与代码 (4)4.3秒计数器模块与代码 (5)4.4分计数器模块与代码 (6)4.5时计数器模块与代码 (8)4.6多路扫描选择器模块与代码 (8)4.7七段译码器模块与代码 (9)4.8整点报时模块 (10)5.系统仿真 (10)5.1VHDL工作环境 (10)5.2程序编译与波形仿真 (11)5.3程序的管脚分配与下载 (13)5.4程序的验证及说明 (14)6.设计总结 (14)1.设计实验目的1.1在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。

2.设计实验内容及要求2.1数字时钟组成及功能：1.分频率器：用来产生100H Z计时脉冲；2.十二或二十四进制计数器：对时进行计数3.六十进制计数器：对分和秒进行计数；4.六进制计数器：分别对秒十位和分十位进行计数；5.十进制计数器：分别对秒个位和分个位进行计数；6.扫描显示译码器：完成对7字段数码管显示的控制；2.2数字时钟设计要求计时脉冲，除此之1.在整个秒表中最关键的是如何获得一个精确的100HZ外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动;2．数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示;3．能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能;4．时、分、秒、百分之一秒显示准确;3.系统设计3.1设计思路简单原理就是由10MHZ的信号脉冲通过100000进制计数器来提供100HZ的信号，然后信号进入百分之一秒的个位10进制计数器，当计数达到十，产生进位信号到下一级，当百分之一秒的十位计数器达到十时，产生进位信号作为秒计数器的输入信号，以此类推；并且，百分之一秒计数器，秒计数器，分计数器，时计数器的计数信号由led<7:0>输至数码管显示。

1. clk信号为实验板上的标准的1Hz脉冲2．en信号为启动、保持端，en信号为低电平，此时所有的显示器均暂停工作，保持原来状态，en为高电平时，所有的显示器均从先前状态继续递增的工作3．clr信号为低电平清零信号4. led<7:0>信号是来驱动数码管显示的5. sel<2:0>为位选择控制信号，决定哪一个数码管显示数字6. speaker为报时用的扬声器端口输出信号4.系统实现4.1分频器模块与代码分频器是这次秒表设计的最底层模块，其核心是一个100000进制计数器，以外来的时钟信号作为其触发时钟信号，当外来信号进入clk时钟信号端,其内部的100000进制计数器便开始工作,对信号源进行计数.当计数到100000时，便会有一个进位信号进入到下一级，这个信号便为下个百分之一秒模块的输入时钟信号。

代码如下：LIBRARY IEEE; ——分频器USE IEEE.STD_LOGIC_1164.ALL; ——100000进制计数器USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY fenpinqi ISPORT( CLK : IN STD_LOGIC;CLR : IN STD_LOGIC;COUT:out std_logic);END fenpinqi;ARCHITECTURE ycy OF fenpinqi ISSIGNAL Q:STD_LOGIC_VECTOR(16 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLR='0' THEN Q<="00000000000000000";ELSIF CLK'EVENT AND CLK='1' THENIF Q<99999 THEN Q<=Q+1;ELSE Q<=(OTHERS=>'0');END IF;END IF;END PROCESS;COUT<='1' WHEN Q=0 ELSE '0';END ycy;4.2百分之一秒计数器模块与代码百分之一秒模块的核心是两个10进制计数器，其功能的实现是将分频器的进位信号进行计数，计数信号由led<7:0>输至数码管显示，当计数至10时数值置零，并向外输出进位信号，这个信号作为下个秒计数模块的输入时钟信号。

代码如下（10进制）：library ieee; ——百分之一秒计数器use ieee.std_logic_1164.all; ——两个十进制计数器组成use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity SJZ10 isport(clk,en,clr:in std_logic;sum:out std_logic_vector(3 downto 0);cout:out std_logic);end SJZ10;architecture YCY of SJZ10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk,en,clr)beginif clr='0'then count<="0000";elsif clk'event and clk='1' thenif en='1'thenif count<"1001" then count<=count+1;elsif count="1001" then count<="0000";end if;end if;end if;end process;sum<=count;cout<='1' when en='1'and count<="0000" else '0';end YCY;4.3秒计数器模块与代码秒模块的核心是一个10进制计数器和一个6进制计数器，其功能的实现是将分频器的进位信号进行计数，计数信号由led<7:0>输至数码管显示，当两个计数器分别计数至10和6时数值置零，并向外输出进位信号，这个信号作为下个秒计数模块的输入时钟信号。

代码如下：（10进制）library ieee; ——秒个位计数器use ieee.std_logic_1164.all; ——十进制计数器use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity SJZ10 isport(clk,en,clr:in std_logic;sum:out std_logic_vector(3 downto 0);cout:out std_logic);end SJZ10;architecture YCY of SJZ10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk,en,clr)beginif clr='0'then count<="0000";elsif clk'event and clk='1' thenif en='1'thenif count<"1001" then count<=count+1;elsif count="1001" then count<="0000";end if;end if;end if;end process;sum<=count;cout<='1' when en='1'and count<="0000" else '0';end YCY;（6进制）library ieee; ——秒十位计数器use ieee.std_logic_1164.all; ——六进制计数器use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity LJZ6 isport(clk,en,clr:in std_logic;sum:out std_logic_vector(3 downto 0);cout:out std_logic);end LJZ6;architecture YCY of LJZ6 issignal count:std_logic_vector(3 downto 0);beginprocess(clk,en,clr)beginif clr='0'then count<="0000";elsif clk'event and clk='1' thenif en='1'thenif count<"0101" then count<=count+1;elsif count="0101" then count<="0000";end if;end if;end if;end process;sum<=count;cout<='1' when en='1'and count<="0000" else '0';end YCY;4.4分计数器模块与代码分模块的核心是一个10进制计数器和一个6进制计数器，其功能的实现是将分频器的进位信号进行计数，计数信号由led<7:0>输至数码管显示，当两个计数器分别计数至10和6时数值置零，并向外输出进位信号，这个信号作为下个秒计数模块的输入时钟信号。