EDA课程设计完整版---数字秒表(设计报告+仿真文件+硬件实现)
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《可编程器件及应用课程设计报告》
题目数字秒表
学院信电工程学院
专业电子信息科学与技术
班级
姓名
学号
指导教师
目录
课程设计任务书 (3)
一、系统组成模块连图 (4)
二、模块器件及其程序 (4)
1、分频器 (4)
2、十进制计数器 (5)
3、六进制计数器 (6)
4、动态扫描 (7)
5、译码显示管 (8)
三、系统仿真 (9)
1、六进制计数器 (9)
2、十进制计数器 (9)
3、动态扫描 (9)
4、译码显示管 (10)
5、分频器 (10)
6、系统仿真 (11)
7、硬件实现 (11)
四、心得体会 (12)
课程设计成果
1．与设计内容对应的软件程序
2．实验报告
3．课程设计报告书
一、系统组成模块连接图
二、模块器件及其程序
1、分频模块及其程序
本模块实现脉冲分频，本实验使用的EP2C5的CLK3所以进行10分频产生100HZ的脉冲。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div is
port (clk:in std_logic;
clk1:out std_logic);
end div;
architecture behav of div is
signal temp:std_logic_vector(3 downto 0);
signal clk3:std_logic;
begin
process(clk)
begin
if clk'event and clk='1'then
if temp="1001" then clk3<=not clk3;temp<="0000";
else temp<=temp+'1';
end if;
end if;
end process;
clk1<=clk3;
end behav;
2、十进制程序
产生99毫秒、秒的低位、分的低位的功能。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity cnt10 is
port(clk,clr,start:in std_logic;
cout:out std_logic;
daout:buffer std_logic_vector(3 downto 0));
end cnt10;
architecture behav of cnt10 is
begin
process(clk,clr,start)
begin
if clr='1' then daout<="0000";
elsif(clk'event and clk='1')then
if start='1' then
if daout="1001" then daout<="0000";cout<='1';
else daout<=daout+'1';cout<='0';
end if;
end if;
end if;
end process;
end behav;
3、六进制程序
产生秒的高位、分的高位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity cnt6 is
port(clk,clr,start:in std_logic;
cout:out std_logic;
daout:buffer std_logic_vector(3 downto 0));
end cnt6;
architecture behav of cnt6 is
begin
process(clk,clr,start)
begin
if clr='1' then daout<="0000";
elsif(clk'event and clk='1')then
if start='1' then
if daout="0101" then daout<="0000";cout<='1';
else daout<=daout+'1';cout<='0';
end if;
end if;
end if;
end process;
end behav;
4、动态扫描程序