一种用于流水线结构ADC中改进速度功耗比的CMOS动态比较器

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ADC入门基础知识

采样保持电路（S/H）子ＡＤ电路ＭＤＡＣ电路（乘法数模转换器）误差校正电路基准源时钟电路数字编码电路
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采样保持电路
采样保持电路
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采样开关
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三种机制产生误差 1、沟道电荷注入 2、时钟馈通 3、KT/C噪声
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沟道电荷注入
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时钟馈通
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KT/C噪声
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误差的消除
以上误差的存在，对于高速高精度 Pipeline ADC 来说是很不利的，因此需要采取一定措施来减小。
2n
对输入信号进行采样，并把输入信号与相对应的参考电压相比较，后将比较结果输入到优先编码的编码电路进行编码，最终输出N位的二进制编码。
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Flash A/D转换器结构图
全并行A/D转换器结构图
ቤተ መጻሕፍቲ ባይዱ
3bit FlashADC 的基本框架
26
Flash ADC优缺点
全并行结构的ADC实现一次转换只需要整个电路比较一次,所以其转换速率非常快。
数字校正运用算法逻辑等后台处理技术来消除电路对温度及误差匹配等方面所产生的影响
缺点
模拟校正采用电容误差平均技术
需要一个额外的始终周期，这样便降低了电路速度。
6
高转换速度
A/D转换电路的速度主要是受运放建立时间和比较器响应速度的影响。因此必须优化单级电路的建立特性，提高运放的增益可以保证系统精度的同时确保运放的大宽带、提高运放的压摆率设计、压摆区和线性建立区的合理分割等。目前国际上已经产品化的 ADC 采样速率最高可以达到 2.2GSPs （Maxiam公司的 MAX109）
4
发展方向
在未来,模数转换芯片的主要发展方向是 1、高分辨率 2、高转换速度 3、低功耗 4、单电源低电压 5、单片化

三级流水线多米诺结构SAR ADC研究

三级流水线多米诺结构SAR ADC研究三级流水线多米诺结构SAR ADC研究随着科技的发展，模数转换器（ADC）在现代电子领域中扮演着至关重要的角色。

为了满足对更高分辨率、更快速度和更低功耗的需求，研究人员不断探索新的ADC结构。

其中，三级流水线多米诺结构的逐次逼近型逐位逼近式（SAR）ADC成为近年来的研究热点。

三级流水线多米诺结构SAR ADC是一种采用逐次逼近的ADC结构。

相比传统的逐位逼近型SAR ADC，它具备更高的抗噪声能力、更快的转换速度和更低的功耗。

该结构由三个流水线级组成，每个级别包含一定数量的SARADC单元，并通过数字校准技术来提高整体性能。

三级流水线多米诺结构SAR ADC的第一级是一个精确度较低的SAR ADC，并负责进行粗略的逼近转换。

在粗略转换的基础上，第二级和第三级的SAR ADC逐渐提高了精确度，最终达到所需的高分辨率。

每个级别的SAR ADC单元之间通过比特交错技术（bit interleaving）进行连接，以实现高效的流水线转换。

对于三级流水线多米诺结构SAR ADC的设计中，多米诺逻辑的使用是一个重要的技术手段。

多米诺逻辑是一种由双NMOS开关和恢复电容组成的逻辑门结构，具有较低的功耗和更快的速度。

在SAR ADC中，多米诺逻辑可以用于实现比较器、逻辑电路和控制单元等关键模块，以提高整体性能。

此外，数字校准技术也是三级流水线多米诺结构SAR ADC的关键技术之一。

由于工艺偏差、温度变化和电源噪声等原因，ADC的性能容易受到影响。

为了提高ADC的准确性和稳定性，研究人员提出了多种数字校准技术，如比特修正、校准电容网络和自适应算法等。

这些技术可以校正ADC的非线性误差、增益误差和偏移误差，提高转换精度和稳定性。

总之，三级流水线多米诺结构SAR ADC是一种具有潜力的ADC设计。

它通过三个流水线级别和多米诺逻辑的使用，兼顾了转换速度、分辨率和功耗的要求。

此外，数字校准技术的应用，进一步提高了ADC的精度和稳定性。

11位高性能流水线ADC关键电路的分析

11位高性能流水线ADC关键电路的分析王嘉炜;孙佳晶;徐劼;张力;李豹【摘要】ADC conversion of the bridge as the analog signal transition to digital signal, has a very important significance. With the rapid development of the wireless communication technology, high precision, high speed ADC to further enhance the performance of the communication system plays a more and more important role. This paper combines the pipelined ADC working principle, research and Analysis on 11 bit high performance pipelined ADC critical current.%近些年，ADC作为模拟信号向数字信号过渡转换的桥梁，有着十分重要意义。

而且随着当前无线通信技术的迅速发展，高精度、高速的ADC对于进一步提升通信系统性能也发挥着越来越重要作用。

一般来讲，11位流水线ADC能同时兼顾精度与速度，因此可以获得广泛应用于推广。

本文主要结合流水线ADC工作原理，对11位高性能流水线ADC关键电流进行研究与分析。

【期刊名称】《电子测试》【年(卷),期】2013(000)021【总页数】3页(P87-89)【关键词】流水线;高性能ADC;通信技术;工作原理【作者】王嘉炜;孙佳晶;徐劼;张力;李豹【作者单位】合肥工业大学，安徽合肥 230009;合肥工业大学，安徽合肥 230009;合肥工业大学，安徽合肥 230009;合肥工业大学，安徽合肥 230009;合肥工业大学，安徽合肥 230009【正文语种】中文0 引言针对11bit高性能流水线ADC，选择合适的系统架构以满足其高速高精度要求的同时使功耗和噪声指标较优，并确定各模块的设计指标；设计流水线ADC的关键电路，包括高性能采样保持电路，高速、高增益运算放大器，高精度采样开关等关键电路。

适用于SAR ADC的CMOS比较器的设计

适用于SAR ADC的CMOS比较器的设计广泛应用于从模拟信号到数字信号的转换过程当中。

在模一数转换过程中，经过采样的信号经过比较器以打算模拟信号输出的数字值。

比较器可以比较一个模拟信号和另外一个模拟信号或参考信号的大小。

比较器大都采纳开环模式，这种开环结构不必对照较器举行补偿，同时，未举行补偿的比较器可以获得较大的带宽和较高的频率响应。

然而因为MOS 器件的失配误差，以及的增益和速度之间的互相制约，使得在一定工艺条件下同时实现比较器的高速和高精度十分困难。

本文提出一种带时钟控制的可再生比较器，适用于在时光上离散的信号。

此设计在传统的前置预放和锁存器级联的理论基础上，通过引入交错耦合负载、复位和钳位技术，与文献相比，实现了更高的速度和相对较高的精度。

2 比较器结构与设计该比较器的结构简化1所示。

它由两级结构相同的前置放大器和一级带有复位再生的高速锁存器组成，每一级中都带有一个内置正反馈的设计。

前置放大器使输入的变幻足够大，并且将其加载到锁存器的输入端，这样获得的最佳特性。

2.1 前置放大器的设计及优化传统的前置放大器结构2所示，这种内置正反馈比较器由一个差分输入对，一个伪源和一对交错耦台负载组成，负载衔接成差分的模式。

M1和M2组成差分输入对，M3、M33、M4、M44组成带有正反馈的负载，以提高电路的增益，这个正反馈单元电路可以通过调节M3、M4和M33、M44管的宽长比(W／L)来形成弱正反馈或强正反馈。

2.2 前置放大器电路中的正反馈分析正反馈是通过衔接到M3和M4的源一漏极的并联反馈。

其比较的工作过程为：差分输入信号加到NMOS对管M1和M2的栅极，假设一端加正第1页共4页。

一种12位50msps低功耗流水线adc的分析与实现

摘要随着电路系统数字化程度的不断提高，尤其是片上系统（SOC）的快速发展，作为连接模拟信号与数字信号的桥梁的高性能模数转换器的需求日益增强。

与其它结构相比，流水线ADC因其在高精度、高速度与低功耗之间拥有良好的折中而备受青睐。

本文采用韩国东部半导体dongbu013工艺，设计研究了一个50MSample/s的12位的流水线ADC。

在查阅大量文献的前提下，本文根据模拟IC设计流程，以高速、低压、低功耗为目标，逐步完成了各个模块电路以及整体电路的设计。

主要工作包括：（1）完成两相不交叠时钟电路的设计；自举开关电路（为消除开关电荷注入误差）设计；为保证开关电容电路的速度和精度设计了增益增强型折叠共源共栅运算放大器；动态锁存比较器电路设计。

（2）由单元电路完成各个子模块电路的设计，并对各个模块和整体系统进行详细仿真。

（3）为降低功耗采用电容和运算放大器逐级递减技术，为克服比较器失调误差设计了数字校正电路。

本设计在Cadence工作平台下，使用Spectre仿真器进行模拟验证。

模拟仿真结果表明，在+1.2V电源电压下，ADC的模拟信号输入范围为0.4V～0.8V，分辨率为12位，采样速率达50MHz，功耗约为84mW。

该流水线ADC的性能指标达到了设计要求。

关键词：流水线ADC；自举开关；开关电容电路；数字校正AbstractAs a bridge connecting the analog signal and digital signal, the demand of the high-performance analog-to-digital converter has growing rapidly with the digitalization of the circuit system, especially the rapid development of the system on chip. Compared with other structures, the pipeline ADC has a good favor because of its good compromise between the high resolution, high speed and low power consumption. In this thesis, a 50MSPS, 12bit ADC was designed in dongbu 0.13um process.Access to a large number of documents, this paper completes the design of each module circuit and the overall circuit step by step with the goal of high speed, low voltage and low power consumption, according to the Analog IC design flow. The main work of this paper is as follows. Firstly, completing the circuit design of the two-phase non-overlapping clock generator; the bootstrapped switch, which can eliminate the switch charge injection error; the gain enhanced folded cascode operational amplifier, which can ensure the speed and accuracy of the switch capacitor circuits, and the dynamic latch comparator. Secondly, completing the circuit design of each sub-module by the unit circuit, and simulating each module and the overall system in detail. Thirdly, in order to reduce the power consumption of the system, scaling down technique of the capacitor and operation amplifier was used, and a digital calibration circuit was designed to overcome the comparator offset error.This design works in the Cadence platform, the simulating tool is Cadence Spectre. The simulating results show that, with a power supply of 1.2V, the input voltage range of the ADC is between 0.4V and 0.8V, its resolution is 12 bits and sample rate is 50MHz, the power consumption is about 84mW. The parameters of this pipeline ADC meet the design requirements.Keywords： pipeline ADC, bootstrapped switch, switch capacitor circuit, digital calibration目录摘要 (I)Abstract (II)第一章绪论 (1)1.1课题研究的背景及意义 (1)1.2国内外研究现状 (1)1.3本文主要研究内容和结构安排 (4)第二章流水线ADC的基本原理 (5)2.1模数转换器的基本概念 (5)2.2模数转换器的性能参数 (5)2.3流水线ADC的结构和工作原理 (7)2.4非线性因素及其影响 (8)2.4.1热噪声 (8)2.4.2电荷注入和时钟馈通 (10)2.4.3运放有限开环增益和带宽 (12)2.5数字校正技术 (13)2.6本章小结 (15)第三章流水线ADC单元电路的分析与设计 (16)3.1MOS开关电路 (16)3.2运算放大器 (19)3.2.1增益增强原理 (19)3.2.2主运放和共模反馈电路设计 (21)3.2.3辅助运放设计 (23)3.2.4最终放大器电路验证 (25)3.3比较器 (27)3.4本章小结 (30)第四章模块和系统电路设计与仿真 (31)4.1C LOCK G ENERATOR (31)4.2采样保持电路 (33)4.3 1.5BIT/STAGE ADC (37)4.3.1Sub-ADC (37)4.3.2Sub-DAC (39)4.3.3Gain-stage (41)4.4数字校正电路 (43)4.5本章小结 (45)总结 (46)参考文献 (47)哈尔滨工业大学硕士学位论文原创性声明 (51)哈尔滨工业大学硕士学位论文使用授权书 (51)致谢 (52)第一章绪论1.1课题研究的背景及意义现实世界中的物理量大部分是随时间连续变化的量，即大都是模拟量，如光、电、声音、速度等[1]。

用于流水线ADC的3位Flash ADC电路

1引言ADC 作为连接模拟信号和数字信号的桥梁，是现代信号处理系统不可或缺的核心组成部分。

近年来，CMOS 集成电路的快速发展，一方面推动了ADC 在无线通信、多媒体技术、数字雷达、高速仪器仪表等多个领域的广泛应用，另一方面，也促使ADC 朝着更高速、精准的方向发展[1]。

常见的ADC 结构有很多，其中流水线ADC 能够对速度、精度、功耗等重要性能参数有较好的折衷，引起国内外学者和商家投入大量心血开展相关技术研究[2-4]。

在流水线ADC 的电路结构中，高性能流水线子级电路是核心单元电路，是实现流水线A/D 转换的关键。

通常流水线子级电路包括带余量处理的前级子级电路和最后一级只进行量化的Flash ADC 子级电路。

对于带余量处理的前级子级电路，目前国内外已经有很多的文献进行了报道[5，6]，但是针对最后一级Flash ADC 子级电路的报道还鲜有报道。

本文设计了一种适用于0.18μm CMOS 工艺、采样速率达250MHz 的3位Flash ADC 子级电路，并给出了详细的原理分析和仿真结果。

2电路设计本设计中的3-bit Flash ADC 电路的整体结构分为3个关键模块：参考电压产生电路、比较器阵列电路和编码器电路，如图1所示。

用于流水线ADC 的3位Flash ADC 电路何宁业（黄山学院信息工程学院，安徽黄山245041）摘要：基于0.18μm CMOS 工艺设计了一个适用于流水线ADC ，采样速率达250MS/s 的3位FlashADC 子级电路。

该电路包括参考电压产生电路、比较器阵列电路和编码器电路3个关键模块。

利用Hspice 软件对Flash ADC 子级电路进行仿真，仿真结果证明电路模块工作正常，性能指标满足设计要求。

关键词：Flash ADC ；流水线ADC ；比较器；编码器中图分类号:TN453文献标识码:A文章编号:1672-447X (2019)05-0013-004收稿日期:2018-04-19基金项目：安徽省教育厅自然科学基金重点项目（KJ2017A396）；黄山市科技计划项目（2017KG-06）；黄山学院校地合作项目（2017XDHZ021）作者简介:何宁业（1989-），安徽黄山人，硕士，黄山学院信息工程学院，助教，研究方向为集成电路与系统设计。

DAC_ADC模数及数模转换器的发展综述

DAC_ADC模数及数模转换器的发展综述DAC_ADC模数及数模转换器的发展综述1 概述随着数字技术，特别是计算机技术的飞速发展普及，在现代控制、通讯及检测领域中，对信号的处理⼴泛采⽤了数字计算机技术。

由于系统的实际处理对象往往都是⼀些模拟量（如温度、压⼒、位移、图像等），要使计算机或数字仪表能识别和处理这些信号，必须⾸先将这些模拟信号转换成数字信号；⽽经计算机分析、处理后输出的数字量往往也需要将其转换成为相应的模拟信号才能为执⾏机构所接收。

这样，就需要⼀种能在模拟信号与数字信号之间起桥梁作⽤的电路——模数转换电路或数模转换电路。

能将模拟信号转换成数字信号的电路，称为模数转换器（简称ADC转换器）；⽽将能反数字信号转换成模拟信号的电路称为数模转换器（简称DAC转换器），ADC转换器和DAC 转换器已经成为计算机系统中不可缺少的接⼝电路。

2 数模转换电路2.1 数模转换电路原理数字量是⽤代码按数位组合起来表⽰的，对于有权码，每位代码都有⼀定的权。

为了将数字量转换成模拟量，必须将每1位的代码按其权的⼤⼩转换成相应的模拟量，然后将这些模拟量相加，即可得到与数字量成正⽐的总模拟量，从⽽实现了数字—模拟转换。

这就是构成DAC转换器的基本思路。

2.2 数模转换电路的主要性能指标DAC转换器的主要性能指标有：转换速度、转换精度、抗⼲扰能⼒等。

在选⽤D/A转换器时，⼀般应根据上述⼏个性能指标综合进⾏考虑。

2.3 ⼆进制加权架构从概念上讲，最简单的DAC采⽤的是⼆进制加权架构，在该架构中，将n个⼆进制加权元件（电流源、电阻器或电容器）进⾏组合以提供⼀个模拟输出（n = DAC分辨率）。

这种架构虽然最⼤限度地减少了数字编码电路，但MSB和LSB加权之间的差异却随着分辨率的增加⽽增⼤，从⽽使得元件的精确匹配变得很困难。

采⽤该架构的⾼分辨率DAC不仅难以制造，⽽且还对失配误差很敏感。

2.4 开尔⽂（Kelvin）分压器架构开尔⽂分压器架构由2的n次⽅个等值电阻器组成，与⼆进制加权法相⽐，这种架构简化了匹配处理（见图1）。

高速低功耗CMOS动态锁存比较器的设计

高速低功耗CMOS动态锁存比较器的设计李靖坤;杨骁;陈国晏;娄付军;邱伟彬【摘要】A high-speed low-power dynamic latched comparator including a pre-amplifier,a latched compara-tor and a SR-latch is presented.A novel reset circuit that only has one PMOS transistor is adopted for the latched comparator,which can realize the electric charge reusing.As a result,the delay and power consump-tion are reduced.The parasitic capacitance of input transistors of the SR-latch acts as the load capacitance of the latched comparator.An improved method for the SR-latch is adopted to avoid shifting of the input offset voltage caused by the load capacitance mismatch of the latched comparator.The comparator is implemented with TSMC 0.18 μm complementary metal-oxide-semiconductor(CMOS)technology.Simulation results show that a sensitivity of 0.3 mV and a maximum input offset of 8 mV are achieved with the operating frequency of 1 GHz,and the power consumption is 0.2 mW with 1 .8 V supply.The dynamic latched comparator is concise and simple to implement,and has features of low power.%提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR 锁存器 3 部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对 SR 锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18 μm 互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1 .8 V,时钟频率为1 GHz时,比较器精度达0.3 mV;最大输入失调电压为8 mV,功耗为0.2 mW;该比较器具有电路简单易实现、功耗低的特点.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2018(039)004【总页数】5页(P618-622)【关键词】动态锁存比较器;互补金属氧化物半导体;高速低功耗;失调电压【作者】李靖坤;杨骁;陈国晏;娄付军;邱伟彬【作者单位】华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008【正文语种】中文【中图分类】TN432随着现代通信和信号处理技术的广泛应用，高速低功耗的电子设备成为市场的主流.比较器作为模数转换器、数据接收器等系统不可缺少的模块，对其系统的性能指标有着重要的影响[1].常见的比较器有静态锁存比较器[2-3]和动态锁存比较器[4-8].其中，静态锁存比较器无论是在复位阶段还是再生阶段都存在静态电流，速度较慢、功耗较大[3].动态锁存比较器采用一对背靠背交叉耦合的反相器构成正反馈,使小的差分输入信号迅速放大到满摆幅的数字信号输出，具有速度快、功耗低、高输入阻抗、满输出摆幅等优点，在高速电路中得到了广泛地应用[6].然而，传统动态锁存比较器存在失调电压高、回踢噪声大的缺点.在锁存比较器之前，增加一级预放大器可以减小失调电压、回踢噪声的影响.本文在传统动态锁存比较器的基础上，设计一种高速低功耗互补金属氧化物半导体(CMOS)动态锁存比较器.图1 预放大器和锁存比较器电路Fig.1 Pre-amplifier and latched comparator circuit1 比较器电路分析与设计在文献[5]的基础上提出的预放大器和锁存比较器电路，如图1所示.用P沟道金属氧化物半导体(PMOS)管MP5替代原来的复位管MN8，MN9(虚线所示)，实现电荷再利用，减小延迟时间并降低功耗.图1中：MN1～MN3及MP1，MP2构成预放大器；MN4～MN7及MP3～MP7构成锁存比较器；MP5为复位管；时钟(CLK)为低电平时，MP5导通，使M，N两点的电压相等，避免M，N两点残余电荷不相等，从而影响比较器的精度.图2 SR锁存器电路Fig.2 SR latch circuitSR锁存器电路，如图2所示.SR锁存器是由两个首尾交叉连接的或非门构成.若采用图2中NOR1的A输入端和NOR2的B输入端作为SR锁存器的输入引脚，则会造成锁存比较器的两个输出节点out+和out-负载电容不同，这会产生比较器失调电压偏移的问题[9].文中采用两个或非门的同一端引脚B作为锁存比较器的负载，且B输入端连接的是或非门中两个不存在体效应的金属氧化物半导体场效应晶体(MOS)管MN1和MP2，从而避免比较器输入失调电压偏移的问题.文中比较器的工作原理如下所述.其中，N沟道金属氧化物半导体(NMOS)管的阈值电压为VTHN；PMOS管的阈值电压为VTHP.1) 复位阶段.CLK为低电平，MOS管MN1截止，MP1，MP2导通，预放大器将节点Di(Di+和Di-)充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+，out-被下拉至零电位(GND)，SR锁存器处于保持状态，比较器的输出保持上一个状态不变；复位管MP5导通，使节点M，N的电压相等，MP3，MN5和MP4，MN6为交叉耦合的反相器，此时均截止.2) 再生阶段.CLK为高电平，MOS管MN1导通，MP1，MP2截止，节点Di-和Di+根据输入信号VIP和VIN的不同，以不同的速率放电.记节点Di放电到VDD-|VTHP|的时间为T1，这段时间，MN2，MN3工作在饱和区.假设比较器的差模输入信号很小，则流过MN2，MN3的电流近似相等，记为ID1，忽略二级效应，有(1)式(1)中:(W/L)1为MN2，MN3的宽长比；VIP,VIN为输入电压信号；VS为MN1导通时节点S的电压.节点Di的电压随时间变化可表示为(2)因此，时间T1为T1=(|VTHP|CDi)/ID1.(3)式(3)中:CDi为节点Di+和Di-的寄生电容，CDi=CDi+=CDi-.当VDi下降到VDD-|VTHP|，MP6，MP7管开始导通并工作在饱和区，忽略二级效应，流过MP6，MP7的电流为(4)式(4)中:(W/L)2为MP6，MP7的宽长比.MP6，MP7以电流ID2分别对节点M，N进行充电.此时，MP3，MP4仍然截止，Vout(Vout+和Vout-)等于GND，MN4，MN7工作在深线性区，电流几乎为0.当VM，VN充电到|VTHP|时，MP3，MP4导通，记VM，VN达到|VTHP|的时间为T2，同理有(5)式(5)中:CM，N为节点M，N的寄生电容，CM，N=CM=CN.MP3，MP4导通后，MN4，MN7工作在线性区，流过MN4和MN7的电流为(6)式(6)中:(W/L)3为MN4，MN7的宽长比.节点out+和out-以电流ID2-ID3充电，记Vout达到VTHN的时间为T3，即T3=VTHNCout/(ID2-ID3).(7)式(7)中:Cout为节点out+和out-的寄生电容，Cout=Cout+=Cout-.Vout达到VTHN后，MN5，MN6开始导通，由MP3，MN5和MP4，MN6构成的锁存器开始工作.由于节点Di-和Di+以不同的速率放电，同一时间VDi-和VDi+必然会有一个微小的差值，进而造成Vout+和Vout-产生压差，记为ΔVout，这个压差作为锁存器的初始压差，会被迅速放大到VDD-GND，驱动SR锁存器置0或置1，即比较器的输出.锁存器再生过程需要的时间记为T4[10]，则有(8)τ为锁存器的时间常数，即(9)式(9)中：gm为锁存器的跨导.由以上的分析可知，比较器总的延迟时间约为Tdelay=T1+T2+T3+T4.(10)3) 比较器再次复位.CLK跳变为低电平，MN1截止，MP1，MP2导通，节点Di被充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+和out-通过MN4和MN7放电到GND；节点M，N的电压因为复位管MP5的导通而相等，且分别通过MP3，MN4支路及MP4，MN7支路放电；当节点M，N的电压放电至|VTHP|时，MP3，MP4截止，忽略亚阈值导电特性，M，N的电压最终保持在|VTHP|不变.当比较器再次处于再生状态，由于节点M，N的电压已经为|VTHP|，所以比较器在再生阶段节约了时间T2，且避免再次对节点M，N进行充电.因此，相较于文献[5]将M，N两点的电压放电到0的做法，文中实现了电荷的再利用，减小了比较器的延迟时间.比较器总的延迟时间缩减为Td=T1+T3+T4.(11)比较器每个周期节约电荷量,即Q=C×V=2×CM，N×|VTHP|.(12)2 电路仿真结果对文中提出的比较器和文献[5]的架构进行设计与仿真.两个电路都采用TSMC 0.18μm CMOS工艺实现，复位管MP5采用的尺寸和文献[5]中复位管MN8，MN9采用的尺寸均为600 nm/180 nm，其他晶体管一一对应.仿真条件：电源电压VDD为1.8 V；时钟频率CLK为1 GHz；温度为27 ℃；工艺角为TT；比较器输入共模电压VCM为0.9 V，输出电容负载为5 fF.比较器的延迟时间(t)和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)，如图3所示.以输入电压ΔVIN=50 mV为例，文献[5]架构比较器的延迟时间为282.85 ps，文中比较器的延时为246.13 ps，改进后的比较器延迟时间减小了36.72 ps，速度提升约13%；文献[5]架构比较器的平均动态功耗为198.8 μW·GHz-1，文中为175.6 μW·GHz-1，平均动态功耗降低了11.7%(此处不包含SR锁存器的功耗).比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)，结果如图4所示.(a) 延迟时间与输入电压 (b) 功耗与输入电压图3 比较器延迟时间和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)Fig.3 Comparators′ delay and power consumption versus input voltage (VDD=1.8 V，VCM=0.9 V)(a) 延迟时间与电源电压 (b) 功耗与电源电压图4 比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)Fig.4 Comparators′ delay and power consumption versus supply voltage (ΔVIN= 50 mV，VCM= VDD -0.4 V)图5 文中比较器最坏情况仿真波形Fig.5 Simulation waveform of proposed comparator in worst case在较低的电源电压下，文中比较器的延时相较于文献[5]架构的比较器最多减小了18.7%；随着电源电压的升高，文中比较器的低功耗优势逐渐增大.在不同温度(-40～125 ℃)和工艺角(FF,TT,SS,FS,SF)下对文中的比较器进行仿真.仿真结果表明：温度为125 ℃，工艺角为SS时，出现最坏情况.此时的瞬态仿真波形，如图5所示.由图5可知：比较器可分辨的最小电压为0.3 mV，延迟时间为729.595 ps.对整个比较器进行100次Monte carlo分析仿真，SR锁存器的输入引脚改进前后输入失调电压(Voffset)的仿真结果，如图6所示.图6中：Vmu为平均值；Vsd 为标准偏差；N为仿真次数;η为概率.由图6可知：SR锁存器的输入引脚改进前，比较器的输入失调电压呈现整体偏移的情况，最大达到14 mV；SR锁存器的输入引脚改进后，失调电压平均值为0.65 mV，标准偏差为3.96 mV，失调电压集中分布在-8～8 mV.(a) SR锁存器改进前 (b) SR锁存器改进后图6 比较器失调电压分布Fig.6 Distribution of comparator′s offset voltage文中比较器与部分文献比较器的性能指标对比，如表1所示.由表1可知：文中比较器在功耗、失调电压等方面有一定优势，适合于高速低功耗的应用.表1 比较器性能指标对比Tab.1 Performance index comparisons of comparators指标特征尺寸/μmVDD/V平均动态功耗/μW·GHz-1Voffset/mV文献[3]0.181.224 600.0 12.5文献[4]0.181.8610.012.0文献[7]0.181.8250.010.0文中0.181.8200.08.03 结束语提出一种高速低功耗动态锁存比较器.锁存比较器的复位电路仅由一个PMOS管组成，实现了电荷的再利用，减小了延迟，降低了功耗.对SR锁存器的输入端口改进后，避免了比较器输入失调电压偏移的问题.电路采用TSMC 0.18 μm CMOS工艺实现，在电源电压1.8 V，时钟频率1 GHz的条件下，比较器精度为0.3 mV，最大输入失调电压为8 mV,功耗为0.2 mW，适合于高速低功耗应用中.参考文献：【相关文献】[1] SCHINKEL D,MENSINK E,KLUMPERINK E A M,et al.A 3-Gb/s/ch transceiver for 10-mm uninterrupted RC-limited global on-chip interconnects[J].Journal of Solid-State Circuits,2006,41(1):297-306.[2] SHEIKHAEI S,MIRABBASI S,IVANOV A.A 0.35 μm CMOS comparator circuit for high-speed ADC applications[C]∥International Symposium on Circuits and Systems.Kobe:IEEE Press,2005:6134-6137.[3] FAHMY G A,POKHAREL R K,KANAYA H,et al.A 1.2 V 246 μW CMOS latched comparator with neutralization technique for reducing kickback noise[C]∥IEEE Region 10 Conference.Fukuoka:IEEE Press,2010:1162-1165.DOI:10.1109/TENCON.2010.5686392. [4] 吴笑峰,刘红侠,石立春,等.新型高速低功耗CMOS动态比较器的特性分析[J].中南大学学报(自然科学版),2009,40(5):1354-1359.[5] MIYAHARA M,ASADA Y,PAIK D,et al.A low-noise self-calibrating dynamic comparator for high-speed ADCs[C]∥Asian Solid-State Circuits Conference.Fukuoka:IEEEPress,2008:269-272.[6] JEON H J,KIM Y B.A novel low-power, low-offset, and high-speed CMOS dynamic latched comparator[J].Analog Integrated Circuits and Signal Processing,2012,70(3):337-346.DOI:10.1007/s10470-011-9687-5.[7] WONG K L J,YANG C K K.Offset compensation in comparators with minimum input-referred supply noise[J].Journal of Solid-State Circuits,2004,37(5):837-840.DOI:10.1109/JSSC.2004.826317.[8] SCHINKEL D,MENSINK E,KLUMPERINK E,et al.A double-tail latch-type voltage sense amplifier with 18 ps setup+hold time[C]∥International S olid-State Circuits Conference.California:IEEE Press,2007:314-605.[9] NIKOOZADEH A,MURMANN B.An analysis of latch comparator offset due to load capacitor mismatch[J].Transactions on Circuits and Systems Ⅱ: ExpressBriefs,2006,53(12):1398-1402.[10] RAZAVI B,WOOLEY B A.Design techniques for high-speed, high-resolution comparators[J].Journal of Solid-State Circuits,1993,27(12):1916-1926.DOI:10.1109/4.173122.。

ADC中高速比较器的设计文献综述

---------------------------------------------------------------范文最新推荐------------------------------------------------------ ADC中高速比较器的设计+文献综述摘要模数转换器(ADC)作为模拟电路和数字电路之间的转换电路，是众多电子类产品的重要模块。

随着视频、通讯等技术的迅速发展，高速、中分辨率ADC 的需求日益增长。

比较器作为ADC的关键模块，其速度、功耗等性能对整个转换电路的速度和功耗都有着至关重要的影响。

本论文基于预放大再生理论，采用SMIC 1.2V 0.065μm CMOS工艺，设计了一种适用于SAR ADC 的高速低功耗比较器电路，并进行了版图设计。

该比较器由前臵预放大级、锁存级和输出级构成。

前臵放大器的引入提高了比较器的速度，并降低了锁存器的失调电压。

同时采用均衡补偿技术，有效地抑制了回馈噪声。

电路的仿真均是在Cadence环境中进行。

仿真结果显示，在1.2V电源电压条件下，当时钟频率为1GHz1 / 22时，比较器功耗为0.3936mW，失调电压在-0.3mV到0.1mV之间。

比较器能够满足SAR ADC的性能要求。

8668关键词CMOS比较器预放大正反馈锁存器回馈噪声毕业设计说明书（论文）外文摘要TitleDesign of high speed low power comparator for ADCsAbstractAnalog-to-digital converters (ADCs) are important building blocks in many electronic products. The requirements for high-speed, medium-resolution ADC keep growing with the rapid development of video and communication technology. The speed and power consumption of the ADC is critically affected by the speed, power consumption and other properties of the comparator, which is a key module of the ADC.---------------------------------------------------------------范文最新推荐------------------------------------------------------The thesis is based on pre-amplification and regeneration theories. The high speed low power comparator is designed for SAR ADCs. And it's designed in the SMIC 0.065μm CMOS process with a supply voltage of 1.2V. The comparator is formed with a pre-amplifier stage, a latch stage and an output stage. The speed is improved and the offset voltage is reduced both by the pre-amplifier, and the kickback noise is inhibited by the neutralization technique.一般地，电子类产品的控制信号与处理信号是数字信号，而现实世界存在的以及电子产品间的通信信号为连续变化的模拟信号，这就需要将模拟信号转换为可以被处理的数字信号。

ADC DAC的分类与指标简介

ADC DAC的分类与指标简介adcdac的分类与指标简介1.ad转换器的分类下面详细了解常用的几种类型的基本原理及特点：分数型、逐次迫近型、循序比较型/串成循序型、σ-δ调制型、电容阵列逐次比较型及压频转换型。

1）积分型（如tlc7135）分数型ad工作原理就是将输出电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器赢得数字值。

其优点就是用直观电路就能够赢得高分辨率，但缺点就是由于切换精度依赖分数时间，因此切换速率极低。

初期的单片ad转换器大多使用分数型，现在逐次比较型已逐步沦为主流。

双分数tlc7135芯片资料2）逐次比较型（如tlc0831）逐次比较型ad由一个比较器和da转换器通过逐次比较逻辑形成，从msb已经开始，顺序地对每一位将输出电压与内置da转换器输入展开比较，经n次比较而输入数字值。

其电路规模属中等。

其优点就是速度较低、功耗高，在高分辩率（<12十一位）时价格便宜，但高精度（>12十一位）时价格很高。

tlc0831芯片资料(德州仪器公司（ti）面世的tlc0831/2就是广泛应用的8十一位a/d转换器。

tlc0831就是单通道输出；tlc0832就是双通道输出，并且可以软件布局组合成端的或差分输出。

以太网输入可以便利的和标准的移位寄存器及微处理器USB)tlc0831可以外接高精度基准以提升切换精度，tlc0832的基准输出在片内与vcc相连接。

tlc0831/2的操作方式非常相似tlc0834/8（更多输出地下通道），为以后升级提供更多便捷。

3）并行比较型/串并行比较型（如tlc5510）循序比较型ad使用多个比较器，仅并作一次比较而推行切换，又称flash(快速)型。

由于切换速率极高，n位的切换须要2n-1个比较器，因此电路规模也很大，价格也低，只适用于于视频ad转换器等速度特别低的领域。

串并行比较型ad结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型ad转换器配合da转换器组成，用两次比较实行转换，所以称为halfflash(半快速)型。

一种流水线ADC及其非理想特性的行为级建模设计

一种流水线ADC及其非理想特性的行为级建模设计王晓岚;王海晖【摘要】为了采用行为级模型来模拟结构复杂的ADC变换器的电气性能,本文提出了一种流水线ADC的行为级建模设计.首先提出流水线ADC行为级建模设计采用开关电容器电路构建,它由任意级联的k级流水级、前端采样保持(S/H)电路和数字校正逻辑构成,并给出了它们的具体模块电路实现及行为级模型;然后通过考虑流水线ADC的各种非理想特性如运算放大器的非理想特性参数(白噪声、有限直流增益、有限带宽、转换速率和饱和电压)、开关的非理想特性和采样时钟抖动,提出了实现这些非理想特性的行为模型.最后采用一个10位流水线ADC在Matlab Simulink中对其理想和非理想建模设计的仿真结果表明,本文提出的流水线ADC 的行为级建模设计及其各个构成模块的非理想特性建模是精确和可行的.【期刊名称】《中国电子科学研究院学报》【年(卷),期】2019(014)006【总页数】8页(P652-659)【关键词】开关电容器;流水线ADC;行为级建模;采样保持;传递函数;非理想特性;信号重建【作者】王晓岚;王海晖【作者单位】天津渤海职业技术学院,天津300402;武汉工程大学,武汉430205【正文语种】中文【中图分类】TN941.10 引言模拟/数字变换器(Analog to Digital Converter,ADC)和数字/模拟变换器(Digital to Analog Converter,DAC)在数字处理核心与外部实际模拟接口中发挥了重要的作用。

ADC的应用随处可见，从成像到超声以及通信系统。

近年来，特别是流水线ADC结构[1-5]在变换率、分辨率和功耗之间提供了很好的平衡。

传统上，模拟和混合信号模块如数据变换器的建模设计已经在设备级或在更低的功能级得到了实现，提供了很好的精度，并允许对数据变换器中出现的非理想效应(噪声、失真、失配等)能很好地建模，但是仿真时间会急剧增加，技术和架构的独立性可能会丢失；然而，随着设计复杂性的日益增加，需要精确和快速的模型来适应目前行为级建模趋势的变化。

一种应用于便携式陀螺仪的ZOOM结构ADC

一种应用于便携式陀螺仪的ZOOM结构ADC作者：梅金硕崔天宝来源：《哈尔滨理工大学学报》2020年第03期摘要：設计了一种用于微机电系统（MEMS）陀螺传感器中的高精度ZOOM型模数转换器（ADC）。

该结构由逐次逼近型（SAR）ADC和SigmaDelta调制器构成，通过SARADC的粗略转换缩小了SigmaDelta调制器的参考范围，提高了整体的转换精度。

基于0.35umBCD工艺对该结构进行电路设计，并进行指标仿真。

仿真结果表明，该ZOOMADC对中心频率10KHz、带宽100Hz的信号转换动态范围达到120dB，满足MEMS陀螺接口电路中ADC的性能要求。

关键词：MEMS接口电路;ZOOMADC;缩放型;高精度DOI：10.15938/j.jhust.2020.03.004中图分类号：TB303;TN431.1文献标志码：A文章编号：1007-2683（2020）03-0018-07Abstract：ThisdesignisahighprecisionZOOManalog-to-digitalconverter（ADC）presentedforusinginmicroelectromechanicalsystems（MEMS）gyroscopesensors.Thestructureconsistsofasuccessiveapproximation（SAR）ADCandaSigmaDeltamodulator.ThecoarseconversionoftheSARADCreducesthereferencerangeoftheSi gmaDeltamodulatorandimprovestheoverallconversionaccuracy.Thestructurewasdesignedwith0.35umB CDprocess，andsimulated.ThesimulationresultsshowthattheZOOMADChasadynamicrangeof120dBforthecenterfre quencyof10KHzandabandwidthof100Hz，whichsatisfiestheperformancerequirementsoftheADCintheMEMSgyroscopeinterfacecircuit.Keywords：MEMSinterfacecircuit;ZOOMADC;zoomtype;highprecision0引言随着高速信号处理、精确制导等方面需求的不断增加，对传感器及接口电路的精度要求和功耗要求也随之提高[1-2]，尤其在MEMS领域便携式陀螺中更为突出。

ADC种类及参数选择

ADC的分类特性和参数选择尽管A/D转换器的种类很多，但目前广泛应用的主要有：逐次逼近式A/D转换器、双积分式A/D转换器、V/F变换式A/D转换器，新型的Σ-Δ型A/D转换器。

逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。

SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。

这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。

顾名思义，SAR ADC实质上是实现一种二进制搜索算法。

所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。

SAR ADC的架构：尽管实现SAR ADC的方式千差万别，但其基本结构非常简单(见图1)。

模拟输入电压(VIN)由采样/保持电路保持。

为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100... .00，MSB设置为1)。

这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。

然后，比较判断VIN是小于还是大于VDAC。

如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。

相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。

随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。

这个过程一直持续到LSB。

上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。

图1. 简单的N位SAR ADC架构图2给出了一个4位转换示例，y轴(和图中的粗线)表示DAC的输出电压。

本例中，第一次比较表明VIN < VDAC。

所以，位3置为0。

然后DAC被置为01002，并执行第二次比较。

由于VIN > VDAC，位2保持为1。

DAC置为01102，执行第三次比较。

根据比较结果，位1置0，DAC又设置为01012，执行最后一次比较。

一种Sigma-DeltaADC中抽取滤波器的研究

重庆大学硕士学位论文ABSTRACTThis thesis focuses on the study and design a digital decimation filter in the Sigma-Delta ADC which used in the high-end audio device. Because of the merits, such as high-linearity, high-resolution and easy integratoin with digital circuit, it is widely used in the area of audio process, wireless communication and precision measurement. As the advance of the technology, Sigma-Delta ADC will be used in the wideband field, such as the digital video process. The Sigma-Delta ADC has two main parts, the frontend modulator and backend digital decimation filter. The modulator has two functions, the first is oversampling the input, the second is moving the qualitazation noise to higher frequency which called noiseshaping. The backend decimation filter downsamples the signal to the Nyquist Rate，at the same time，filters out the out-of-band quantization noise which be shaped by the modulator. So，the SNR in the baseband rises.The followings are the main content done in this thesis.Firstly, the whole design adopt a Top-down approach. Base on the specification that system must meet, the stucture and type of the filter need to be choosen in the beginning. The filter is implement with multistage multirate stucture. The CIC filter is choosen to be the first stage, followed by two stage of halfband filter and one CIC compensation filter. After comparing and analysis, the CIC compensation filter locates between the two halfband filters is the best choice for calculation efficient. At the same time, for further increase the calculation efficient, the last three stage use a two-phase structure which let the operation of the filter at the downsampled rate.Secondly, the filter is designed in the Matlab with FDAtool toolbox and Fdesign toolbox. The stopband attenuation of the filter is 120dB, passband ripple less than 0.01dB. Also the filter supports 24/20/16 bits output wordwidth, 96/48 kHz output frequency. After the coefficients of the flilter is calculated, they need to be coded into CSD. Due to the wordlength of the coefficient and the output have the effect on the resolution of the filter, after analysis, this design adopt 24 bit coefficient quantization and the most 24 bit output wordlength for meeting the design specifications.Thirdly, the design and testbench are written by Verilog HDL. Using Simulink which embeded in the Matlab and Sdtoolbox to build the model of the Sigma-Delta modulator. Thismodel is used to generate the dataflow of output of the modulator which is used to simulate and validate the function of the filter in the Modelsim.Finally, after validation the code, the next step of the design is synthesis the Verilog HDL by Design Compiler to get the netlist. Then the layout of the design can be achieved by the Auto-Place-and-Route tool, Astro. The technology library in my design is 0.18 um standard cell library. The area of the chip is 1.7mm*1.7mm. As such design adopts the top-down design method, it has good capability of duplication and transplantation. The operation of digital filter is a pure DSP process, so it is suitable for the use of FPGA to implement the filter. At last, Quartus, a FPGA software, is used to simulate the implement of the filter in the FPGA.Keywords: Sigma-Delta ADC, CSD, Decimation filter, CIC filter1 绪论1.1 引言根据“国际半导体技术路线”（International Technology Roadmap for Semiconductor, ITRS）的报告，CMOS工艺的特征尺寸会在未来至少十年当中继续降低，到2013年将会达到32nm。

10bit500MS_sPipeline-SARADC的设计

摘要模数转换器（ADC）作为现代通信系统中的关键电路，其性能直接决定了通信系统的整体性能。

在需要中等精度高速ADC的应用场合，如无线网802.11ac通信协议等，流水线逐次逼近型模数转换器（Pipeline-SAR ADC）以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特性被广泛使用。

针对现代高速通信系统的应用场合，论文设计了一款10bit 500MS/s的Pipeline-SAR ADC，其系统架构为两级结构，两级SAR ADC都实现6bit的数据量化，级间放大器提供4倍增益，设置2bit 级间冗余。

在第一级SAR ADC中，提出了一种基于自关断比较器的非环路（Loop-unrolled）结构，在每位比较完成后，通过自关断信号将当前位比较器关断，在不影响比较器锁存级保持数据的前提下，极大减小了Loop-unrolled结构的功耗；同时，针对Loop-unrolled结构多个比较器之间的失调失配，采用了一种基于参考比较器的后台失调校准方法，参考比较器的引入使得该校准方法可以在不增加额外校准时间的前提下完成后台校准，保证了系统的高速特性。

级间放大器采用了一种增益稳定的动态放大器，通过将动态放大器的增益构造为同种参数比例乘积的形式，实现增益稳定，并对其工作时序进行了优化，避免了额外时钟相的引入。

第二级SAR ADC采用了两路交替比较器结构，同时对两个比较器采用了前台失调校准，以避免引入额外的校准时间。

由于级间放大器仅提供4倍增益，第二级的量化范围较小，本文在第二级电容阵列的设计上使用了非二进制冗余，以减小DAC建立误差造成的影响。

本文还设计了数字码整合电路、全局时钟产生电路，以保证整个Pipeline-SAR ADC设计的完整性。

本文基于TSMC 40nm CMOS工艺设计了具体的电路与版图。

后仿真结果表明，在1.1V电源电压下，采样率为500MS/s时，输入近奈奎斯特频率的信号，在tt工艺角下，有效位数（ENOB）达到9.2位，无杂散动态范围（SFDR）达到64.5dB，功耗为7.52mW，FoM值为25.76fJ/conv.step，达到设计指标要求。

多种ADC的分析比较

多种ADC的分析比较A/D转换技术现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实现数字化的先锋。

逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。

分级型和流水线型ADC 主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。

此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。

∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。

下面对各种类型的ADC 作简要介绍。

1.逐次逼近型ADC逐次逼近型ADC应用非常广泛的模/数转换方法，它包括1个比较器、1个数模转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。

它是将采样输入信号与已知电压不断进行比较，1个时钟周期完成1位转换，N位转换需要N个时钟周期，转换完成，输出二进制数。

这一类型ADC的分辨率和采样速率是相互矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。

优点：分辨率低于12位时，价格较低，采样速率可达1MSPS;与其它ADC相比，功耗相当低。

缺点：在高于14位分辨率情况下，价格较高;传感器产生的信号在进行模/数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。

2.积分型ADC积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。

它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。

与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。

积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的D表达式与时钟频率无关，其转换精度只取决于参考电压VR。