数字逻辑电路课程设计__数字钟

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数字电路课程设计电子数字钟+闹铃

数字电路课程设计电子数字钟+闹铃数字电路课程设计院系：专业：电子信息工程姓名：学号：完成日期：2021 数字钟的设计一、系统功能概述、系统实现的功能：1、具有“时”、“分”、“秒”的十进制数字显示。

2、具有手动校时、校分、校秒的功能。

3、有定时和闹钟功能，能够在设定的时间发出闹铃声。

4、能进行整点报时。

从59分50秒起，每隔2秒发一次低音“嘟”的信号，连续5次，最后一次为高音“嘀”的信号。

、各项设计指标：1、显示部分采用的6个LED显示器，从高位至低位分别显示时、分、秒。

2、有一个设置调闹钟定时时间、正常时间的按钮，选择调的对象。

3、有三个按钮分别调时、分、秒的时间。

4、有一个按钮用作开启/关闭闹铃。

5、另外需要两个时钟信号来给系统提供脉冲信号，使时钟和闹钟正常工作，分别为1Hz、1kHz的脉冲。

二、系统组成以及系统各部分的设计 1、系统结构描述 //要求：系统结构描述，各个模块的功能描述；系统的顶层文件：1、顶层文件图：2、各模块的解释：、7个输入量clk_1khz、clk_1hz、key_slt、key_alarm、sec_set、min_set、hour_set：其中clk_1khz为闹铃模块提供时钟，处理后能产生“嘟”、“嘀”和变化的闹铃声音；clk_1hz为计时模块提供时钟信号，每秒计数一次；key_slt选择设置对象：定时或正常时间；key_alarm能够开启和关闭闹铃；sec_set、min_set、hour_set用于设置时间或定时，与key_slt 相关联。

各按键输出为脉冲信号。

、CNT60_A_SEC模块：这个模块式将clk_1hz这个时钟信号进行60进制计数，并产生一个分钟的触发信号。

该模块能将当前计数值实时按BCD码的格式输出。

将该输出接到两位LED数码后能时时显示秒的状态。

通过alarm_clk可以选择设置对象为时间还是定时值。

在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。

数字电路课程设计--数字钟

引言数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。

而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。

且由于数字钟包括组合逻辑电路和时叙电路。

通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。

1、设计任务与要求设计一个多功能的数字钟。

要求如下：1)时间以24小时为一个周期；2)显示时、分、秒；3)具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；4)计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

2、方案的论证与选择数字钟实际上是一个对1HZ频率进行计数的计数电路。

由于计数的起始时间不可能与标准时间一致，故需要在电路时行加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡电路构成数字钟，我这里采用的是555定时器和RC电路构成振荡器的方案。

1) 振荡器电路：一般来说，振荡器的频率越高，计时的精度越高。

在本次课程设计中，采用的是集成定时器555与RC 组成的多谐振荡器，经过调整输出1000HZ 脉冲。

2) 分频器电路：分频器电路将1000HZ 的方波信号经1000次分频后得到1HZ 的方波信号供秒计数器进行计数。

分频器实际上也是计数器。

3) 时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器为60进制的计数器，时个位和时十位计数器为24进制的计数器。

4) 译码显示电路：译码显示电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供做够的工作电流，采用的是自带译码功能的数码管。

数电课设-数字钟

数字钟一．基本功能1、设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。

2、在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。

3、能够调整小时和分钟的时间，调整的形式为通过按键进行累加。

4、具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并且在设定的时间能够进行提示，提示同样可以由LED闪烁实现。

二．扩展功能1、设计模式选择计数器，通过计数器来控制各个功能之间转换。

2、调整当前时间以及闹钟时间，在按键累加的功能不变的基础上，增加一个功能，即当按住累加键超过3秒，时间能够以4Hz的频率累加。

3、用LCD液晶屏来显示当前时间及功能模式。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity clock isport(clk: in std_logic; --27M晶振key3,key2,key0: in std_logic:='1'; --时、分、模式按钮，下降沿触发ledg: o ut std_logic_vector(2 downto 0):="000"; --整点提示ledr: out std_logic_vector(2 downto 0):="000"; --闹铃hex7,hex6,hex5,hex4,hex3,hex2,hex0,hex1: out std_logic_vector(6 downto 0) --数码管显示);end;architecture a of clock issignal x: integer range 1 to 13500000:=1; --记27M的上升沿个数signal clka: std_logic; --1HZsignal temp1,temp2,temp3,temp4,temp5,temp6: std_logic_vector(3 downto 0):="0000"; --时分秒走时signal xianshi1,xianshi2,xianshi3,xianshi4,xianshi5,xianshi6:std_logic_vector(3 downto 0):="0000"; --数码管显示signal temp0: std_logic_vector(1 downto 0):="00"; --模式显示signal tfen1,tfen2,tshi1,tshi2,nfen1,nfen2,nshi1,nshi2: std_logic_vector(3 downto 0); --调时和闹铃时的分、时的个位和十位signal naoling1,naoling2,naoling3,naoling4: std_logic_vector(3 downto 0); --闹铃调时时的显示begin--分频，产生1HZ的时钟process(clk)beginif clk'event and clk='1' thenx<=x+1;if x=13500000 thenclka<=not clka; --27M每13500000个上升沿clka取反x<=1;end if;end if;end process;--模式选择器，用按键控制，有0、1、2 三种模式process(key0)beginif key0'event and key0='0' thenif temp0="10" then --模式2时，再按键则进入模式0temp0<="00";elsetemp0<=temp0+1;end if;end if;end process;--模式用数码管显示process(temp0)begincase temp0 iswhen "00" => hex0<="1000000";--显示0when "01" => hex0<="1111001";--显示1when "10" => hex0<="0100100";--显示2when others => hex0<="0000000";--显示全亮end case;end process;--模式1时，调时，调节时钟的分process(key2,temp0)beginif temp0="01" thenif key2'event and key2='0' thenif tfen1="1001" then --个位到9，十位加1if tfen2="0101" then --加到59，则归零tfen1<="0000";tfen2<="0000";elsetfen2<=tfen2+1;tfen1<="0000";end if;elsetfen1<=tfen1+1;end if;end if;end if;end process;--模式1时，调时，调节时钟的时process(key3,temp0)beginif temp0="01" thenif key3'event and key3='0' thenif tshi1="1001" then ----个位到9，十位加1tshi1<="0000";tshi2<=tshi2+1;elsif tshi1="0011" and tshi2="0010" then --到23，则归零tshi1<="0000";tshi2<="0000";elsetshi1<=tshi1+1;end if;end if;end if;end process;--模式2时，设定闹铃，设定时钟的分process(key2,temp0)beginif temp0="10" thenif key2'event and key2='0' thenif nfen1="1001" then ----个位到9，十位加1if nfen2="0101" then --加到59，则归零nfen1<="0000";nfen2<="0000";elsenfen2<=nfen2+1;nfen1<="0000";end if;elsenfen1<=nfen1+1;end if;end if;end if;end process;--模式2时，设定闹铃，设定时钟的时process(key3,temp0)beginif temp0="10" thenif key3'event and key3='0' thenif nshi1="1001" then ----个位到9，十位加1nshi1<="0000";nshi2<=nshi2+1;elsif nshi1="0011" and nshi2="0010" then --到23，则归零nshi1<="0000";nshi2<="0000";elsenshi1<=nshi1+1;end if;end if;end if;end process;--三种模式间的显示及传递process(clka,temp0)beginif temp0="01" then --模式1时，传递调时的时，分temp3<=tfen1;temp4<=tfen2;temp5<=tshi1;temp6<=tshi2;xianshi3<=temp3; --模式1时，显示时，分xianshi4<=temp4;xianshi5<=temp5;xianshi6<=temp6;elsif temp0="10" then --模式2时，传递闹铃的时，分naoling1<=nfen1;naoling2<=nfen2;naoling3<=nshi1;naoling4<=nshi2;xianshi3<=naoling1; --模式2时，显示闹铃的时，分xianshi4<=naoling2;xianshi5<=naoling3;xianshi6<=naoling4;elsifclka'event and clka='1' then --正常走时，即temp0=00if temp1="1001" then --秒的个位到9，十位加1if temp2="0101" then --秒到59，则归零，分的个位加1temp1<="0000";temp2<="0000";temp3<=temp3+1;if temp3="1001" then --分的个位到9，十位加1if temp4="0101" then --分到59，则归零，时的个位加1temp3<="0000";temp4<="0000";temp5<=temp5+1;if temp5="1001" then --时的个位到9，十位加1temp5<="0000";temp6<=temp6+1;elsif temp5="0011" and temp6="0010" then --时到23，则归零temp5<="0000";temp6<="0000";end if;elsetemp3<="0000";temp4<=temp4+1;end if;elsetemp3<=temp3+1;end if;elsetemp1<="0000";temp2<=temp2+1;end if;elsetemp1<=temp1+1;end if;----到设置的闹铃时则ledr(0--2)三个灯亮，一分钟后熄灭if temp3=naoling1 and temp4=naoling2 and temp5=naoling3 and temp6=naoling4 thenledr<="111";elseledr<="000";end if;----到整点时时则ledg(0--2)三个灯亮，一分钟后熄灭if temp3="0000" and temp4="0000" thenledg<="111";elseledg<="000";end if;--将走时传递给显示译码xianshi1<=temp1;xianshi2<=temp2;xianshi3<=temp3;xianshi4<=temp4;xianshi5<=temp5;xianshi6<=temp6;end if;end process;----数码管显示译码process(xianshi1,xianshi2,xianshi3,xianshi4,xianshi5,xianshi6) begincase xianshi1 iswhen "0000" => hex2<="1000000";when "0001" => hex2<="1111001";when "0010" => hex2<="0100100";when "0011" => hex2<="0110000";when "0100" => hex2<="0011001";when "0101" => hex2<="0010010";when "0110" => hex2<="0000010";when "0111" => hex2<="1111000";when "1000" => hex2<="0000000";when "1001" => hex2<="0010000";when others => hex2<="1000000";end case;case xianshi2 iswhen "0000" => hex3<="1000000";when "0001" => hex3<="1111001";when "0010" => hex3<="0100100";when "0011" => hex3<="0110000";when "0100" => hex3<="0011001";when "0101" => hex3<="0010010";when others => hex3<="1000000";end case;case xianshi3 iswhen "0000" => hex4<="1000000";when "0001" => hex4<="1111001";when "0010" => hex4<="0100100";when "0011" => hex4<="0110000";when "0100" => hex4<="0011001";when "0101" => hex4<="0010010";when "0110" => hex4<="0000010";when "0111" => hex4<="1111000";when "1000" => hex4<="0000000";when "1001" => hex4<="0010000";when others => hex4<="1000000";end case;case xianshi4 iswhen "0000" => hex5<="1000000";when "0001" => hex5<="1111001";when "0010" => hex5<="0100100";when "0011" => hex5<="0110000";when "0100" => hex5<="0011001";when "0101" => hex5<="0010010";when others => hex5<="1000000";end case;case xianshi5 iswhen "0000" => hex6<="1000000";when "0001" => hex6<="1111001";when "0010" => hex6<="0100100";when "0011" => hex6<="0110000";when "0100" => hex6<="0011001";when "0101" => hex6<="0010010";when "0110" => hex6<="0000010";when "0111" => hex6<="1111000";when "1000" => hex6<="0000000";when "1001" => hex6<="0010000";when others => hex6<="1000000";end case;case xianshi6 iswhen "0000" => hex7<="1000000";when "0001" => hex7<="1111001";when "0010" => hex7<="0100100";when others => hex7<="1000000";end case;hex1<="1111111"; ---关闭hex1数码管end process;end;。

数电课程设计数字钟

数电课程设计数字钟一、课程目标知识目标：1. 理解数字钟的基本原理和组成，掌握数字电路基础知识；2. 学会运用组合逻辑电路设计数字钟的时、分、秒显示部分；3. 掌握数字钟的计时功能，了解其工作过程和调试方法；4. 了解数字钟在实际应用中的优势，如精确度、稳定性等。

技能目标：1. 能够运用所学知识，设计并搭建一个简单的数字钟电路；2. 培养动手实践能力，学会使用相关仪器、工具进行电路搭建和调试；3. 提高问题解决能力，能够分析并解决数字钟运行过程中出现的问题；4. 学会团队协作，与他人共同完成课程设计任务。

情感态度价值观目标：1. 培养学生对电子技术的兴趣，激发创新意识；2. 培养学生的耐心、细心和责任心，养成良好的学习习惯；3. 引导学生关注科技发展，认识数字技术在实际生活中的应用；4. 培养学生的环保意识，注意电子垃圾的处理和回收。

课程性质：本课程为实践性较强的课程，注重培养学生的动手能力和实际操作技能。

学生特点：学生已具备一定的数字电路基础知识，具有较强的求知欲和动手欲望。

教学要求：结合课程性质和学生特点，采用理论教学与实践操作相结合的方式，注重启发式教学，引导学生主动参与课程设计过程，提高学生的实践能力和创新能力。

通过课程目标的分解，确保学生能够达到预定的学习成果，为后续的教学设计和评估提供依据。

二、教学内容1. 数字钟原理及组成- 了解数字钟的基本工作原理- 掌握数字钟的各个组成部分，如振荡器、分频器、计数器、显示电路等2. 组合逻辑电路设计- 学习组合逻辑电路的设计方法- 应用组合逻辑电路设计数字钟的时、分、秒显示部分3. 数字电路基础知识- 复习数字电路基础知识，如逻辑门、触发器、计数器等- 了解不同类型数字电路的特点和应用4. 数字钟电路搭建与调试- 学习数字钟电路的搭建方法- 掌握数字钟电路的调试技巧，分析并解决常见问题5. 教学内容安排与进度- 第一周：数字钟原理及组成，数字电路基础知识复习- 第二周：组合逻辑电路设计，数字钟显示部分设计- 第三周：数字钟电路搭建，初步调试- 第四周：数字钟电路调试，优化与改进6. 教材章节及内容列举- 教材第三章：数字电路基础- 教材第四章：组合逻辑电路- 教材第五章：时序逻辑电路- 教材第六章：数字钟设计与实践教学内容科学、系统，注重理论与实践相结合，以学生动手实践为主，充分调动学生的积极性，培养实际操作能力。

数电课设--数字钟的设计

数电课设--数字钟的设计摘要：该设计主要是设计一种基于数字电路实现的数字钟，用于显示当前时间，同时设计一个简单的时间调整系统来实现对数字钟的时间调整。

本设计实现了数字钟的时间显示、时间调整等功能，具有简单、实用等优点。

关键词：数字钟、计数器、时间调整系统一、引言数字钟是一种时钟显示设备，它可以在显示面板上显示当前时间，数字钟的普及改变了人们观念上的关于时间知识的变革。

本课设就是要通过设计一个数字钟，来综合应用我们所学的数字电路知识，通过数字电路的设计实现时间的显示及调整。

二、数字钟的设计原理数字钟的设计离不开计数器和定时器，计数器的作用是进行计数操作，进而对时间进行处理，定时器的作用是用来控制计数器的计数和复位，使其能够按照固定的时间序列不断进行计数。

数字钟的显示部分采用数码显示管显示当前时间，数码显示管显示的时间单位有小时、分钟和秒。

三、数字钟的设计方案数字钟的设计方案可以分为两部分，一部分是计数器及定时器的设计，另一部分是时间调整系统的设计。

下面分别进行介绍。

（一）计数器及定时器的设计计数器采用7474型D触发器进行设计，二进制计数器采用模8计数模式，带有异步复位功能。

其中，D触发器的Vcc接+5V电源，GND接地，CLK接定时器的输出，D接Q的输出，Q接下一级触发器D端。

计数器采用8253/8254型定时器，应该根据标准时钟的频率和预置值计算计数器的频率和复位时间。

时间调整功能通常是通过8255接口芯片实现。

（二）时间调整系统的设计时间调整系统通过单片机实现，主要实现以下功能：上下键切换修改时间单位、按键快速调整修改时间数字、按键高频稳定范围设置、判断闹钟是否开启、日历选择等。

四、数字钟的实现数字钟的实现可以参考实验教材进行，实现前需要明确以下几点：1. 根据实际需求确定数字钟的参数：例如显示的时间格式，以及是否需要设置闹钟等。

2. 设计好数字钟的原理图，并选择适合的元件进行接线。

3. 进行电路调试和测试，对电路进行稳定性测试等。

数字逻辑电路课设—简易数字钟设计

数字逻辑电路课程设计报告多功能数组钟设计一、设计要求：通过Maxplus II使用VHDL语言编写设计一款多功能数字钟，具体功能如下：1、时钟时，分，秒分别显示且能正确计数。

2、整点报时，时钟在将要到达整点的最后十秒，给予蜂鸣提示。

3、校时，可以通过相应开关按钮对时钟的时分秒进行调整。

4、闹钟，用户可以预设闹铃时刻，当时间到达该时刻时，发出蜂鸣提示。

二、总体设计：1、设计框图：2、外部输入输出要求：外部输入要求：输入信号有1024Hz时钟信号、低电平有效的秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a，b，c，d，e，f，g）、时个位显示信号h0（a ，b，c，d，e，f，g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0；数码管显示位选信号SEL0／1／2等三个信号。

3、各模块功能：1）FREQ分频模块：整点报时用的1024Hz与512Hz的脉冲信号，这里的输入信号是1024Hz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。

2）秒计数模块SECOND：60进制，带有进位和清零功能的，输入为1Hz脉冲和低电平有效的清零信号CLR，输出秒个位、时位及进位信号CO。

3）分计数模块MINUTE60进制，带有进位和置数功能的，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位及进位信号CO。

4）时计数模块HOUR：24进制，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位。

5）扫描模块SELTIME：输入为秒（含个／十位）、分、时、扫描时钟CLK1K，输出为D和显示控制信号SEL。

6）整点报时功能模块ALERT：输入为分／秒信号，输出为高频声控Q1K和Q500。

数字逻辑课程设计报告电子钟

数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。

2.进一步提高maxplusii软件开发应用领域能力。

3.培育学生综合实验能力。

二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。

1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。

2.利用按键实现“校时”、“校分”和“秒清单”功能。

1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。

2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。

3)按下sc，秒清零。

建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。

）3.能够利用实验板上的扬声器并作整点报时功能。

1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。

2）抵达59分后60秒时为最后一声整点报时。

整点报时的频率为1kz。

4.能够惹出时1）闹时的最小时间间隙为10分钟。

2）惹出时长度为1分钟。

3）惹出时声响就是单频的。

5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。

1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。

2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。

3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。

数字电路课程设计数字时钟报告

数字电路课程设计数字时钟报告数字电路课程设计数字时钟介绍•数字电路课程设计是一门重要的电子工程课程，旨在培养学生在数字电路设计领域的能力和技巧。

•数字时钟是数字电路设计项目中一个典型的案例，可以通过该项目加深对数字电路原理和实践的理解。

设计目标•开发一个功能完备、性能稳定的数字时钟电路。

•通过数字时钟项目，培养学生的数字电路设计能力、团队合作能力和解决问题的能力。

设计步骤1.分析需求：确定数字时钟的功能和性能要求，例如显示精度、时钟模式、闹钟功能等。

2.确定器件：根据设计需求，选择适合的数字电路和组件，如时钟发生器、计数器、显示器等。

3.设计电路原理图：根据需求和选择的器件，绘制数字时钟的电路原理图。

4.进行逻辑设计：使用数字逻辑门和触发器等器件，实现数字时钟的各个功能模块。

5.进行测试：将电路搭建并连接，对数字时钟进行功能和性能测试。

6.优化和修改：根据测试结果，优化和修改电路设计，确保数字时钟的稳定性和可靠性。

7.编写报告：总结设计过程，记录问题和解决方案，描述数字时钟的设计和实现。

设计要点•确保数字时钟的显示精度和稳定性，避免数字闪烁或误差较大。

•采用合适的计数器和时钟发生器，确保数字时钟能准确计时和显示时间。

•考虑数字时钟的功耗和可靠性，选择适合的电源和元器件。

•在设计中考虑数字时钟的扩展性和功能性，如增加闹钟、温湿度显示等功能。

结论•数字时钟设计是数字电路课程中有趣而实用的项目，能够培养学生的实践能力和创造力。

•通过数字时钟项目，学生可以通过实践掌握数字电路设计的方法和技巧，提高解决问题的能力和团队协作能力。

•数字时钟设计也是一个不断优化和改进的过程，通过反复测试和修改，可以得到一个性能稳定、功能完备的数字时钟电路。

数字电路课程设计数字电子钟

数字电路逻辑设计课程设计学校：学院：专业班级：姓名：学号：同组人：课程设计题目数字电子钟设计要求1. 设计一个具有时、分、秒显示的电子钟（23小时59分59秒）。

2. 该电子钟应具有手动校时、校分得功能。

3. 整点报时。

从59分50秒起，每隔2s发出一次“嘟”的信号。

连续5次，最后1次信号结束即达到正点。

设计方案1. 数字电子钟基本工作原理和整体设计方案数字钟实际上是一个对标准频率进行计数的计数电路。

它的计时周期是24小时，由于计数器的起始时间不可能与标准时间（如北京时间）一致所以采用校准功能和报时功能。

数字电子钟是由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过时、分、秒译码器显示时间。

秒脉冲是整个系统的时基信号，它直接决定计时系统的精度，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号将被送到时计数器。

时计数器采用24进制计时器，可实现对一天24小时的计时。

译码显示电路将“时”、“分”、“秒”计数器的输出状态通过显示驱动电路，七段显示译码器译码，在经过六位LED七段显示器显示出来。

整点报时电路时根据计时系统的输出状态产生一个脉冲信号，然后去触发一音频发生器实现报时。

校准电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。

数字电子钟逻辑框图如下：2. 数字电子钟单元电路设计、参数计算和元件芯片选择（1）石英晶体振荡器和分频器石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。

它还具有压电效应，在晶体的某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。

数字逻辑课程设计数字电子钟

课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系班级：计算计科学与技术1班学号：学生姓名：队员姓名：指导教师：《数字逻辑》综合实验任务书一、目的与要求1 目的1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。

1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。

1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。

1.4提高学生运用所学的理论知识和技能解决实际问题的能及其基本工程素质。

2.要求2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。

2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。

要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。

2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。

2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。

利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。

2.5学会撰写综合实验总结报告。

2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。

要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。

2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。

二、主要内容数字电子钟设计一台能显示时﹑分、秒的数字电子钟，要求如下： 1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器；2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。

元器件选择74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块 GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块 TDS-4实验箱导线若干所需要器件的图片如下1同步十进制计数器74LS162 3输入正与非门74LS002异步十六进制计数器 74LS161 4 GAL20V8一、设计（实验）正文数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。

数字逻辑与数字系统课程设计--多功能数字钟

一、设计要求1.具有以二十四小时制计时、显示、整点报时、时间设置公能。

2.精度要求为1s。

二、系统功能简介1.计时：正常工作状态下每天按24小时制计时并显示，蜂鸣器无声，逢整点报时。

2.整点报时：蜂鸣器在59分钟的51、53、55、57、59秒时发出频率为512hz的低音，在59秒时发出1024hz的高音，结束时为整点。

3.显示：要求采用扫描显示方式驱动8个LED数码管显示小时、分、秒、横线。

4.调时和校时：当开关处于“k1”、“k2”处于“1”时正常计时，当k1处于“0”位置时可以对小时校时，当k2处于“0”位置时可以对分钟进行校时。

另外对六十进制计数器加了一个清零端，可以进行秒的复位。

三、系统简介1.开发系统：windows xp/982.开发软件：MAX+PIUS II3.开发芯片：EP1K10TC100—3四、主要模块简介此系统由计时调时模块、闹钟模块、定时模块、动显模块和分频模块组成。

数字钟系统总体结构框图：1 分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport (clk :in std_logic;f1024,f512,f4,f1 :out std_logic);end fenpin ;architecture behav of fenpin issignal q:std_logic_vector(9 downto 0);beginprocess(clk,q)beginif(clk'event and clk='1')thenif(q="1111111111")thenq<="0000000000";elseq<=q+1;报时控制电路控计时校时控制电路显示控制电路整点报时电路扫描显示电路end if ;end if ;f1024<=clk;f512<=q(0);f4<=q(7);f1<=q(9);end process;end behav;2 二选一数据选择器library ieee;use ieee.std_logic_1164.all;entity mux2_1 isport(d0,d1,sel:in std_logic;q :out std_logic);end mux2_1;architecture amux of mux2_1 issignal temp1,temp2,temp3 :std_logic; begincale:blockbegintemp1<=d0 and sel;--1正常计时temp2<=d1 and (not sel);--0调时temp3<=temp1 or temp2;q<=temp3;end block cale;end amux;324进制计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mo24 isport(clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0));end mo24;architecture wc of mo24 issignal qhh,qll:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(qll="0010" and qhh="0011")thenqhh<="0000";qll<="0000";elsif(qhh="1001")thenqll<=qll+1;qhh<="0000";else qhh<=qhh+1;end if;end if;qh<=qhh;ql<=qll;end process;end wc;460进制计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m60 isport(clk,clr:in std_logic;qh,ql:out std_logic_vector(3 downto 0);co:out std_logic);end m60;architecture wc of m60 issignal qhh,qll:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clr='0') thenqll<="0000";qhh<="0000";elsif(clk'event and clk='1') thenif(qll="0101" and qhh="1001")thenqhh<="0000";qll<="0000";co<='1';elsif(qhh="1001")thenqll<=qll+1;co<='0';qhh<="0000";else qhh<=qhh+1;co<='0';end if;end if;qh<=qhh;ql<=qll;end process;end wc;58进制器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mo8 isport(clk:in std_logic;qh:out std_logic_vector(2 downto 0));end mo8;architecture wc of mo8 issignal qhh:std_logic_vector(2 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif( qhh="111")thenqhh<="000";elseqhh<=qhh+'1';end if;end if;qh<=qhh;end process;end wc;68选1数据选择器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux81 isport(a0,a1,a2,a3,a4,a5,a6,a7:in std_logic_vector(3 downto 0);b:in std_logic_vector(2 downto 0);q:out std_logic_vector(3 downto 0));end mux81;architecture wc of mux81 issignal qq:std_logic_vector(3 downto 0); beginprocess(b)begincase b iswhen "000"=>qq<=a0;when "001"=>qq<=a1;when "010"=>qq<=a2;when "011"=>qq<=a3;when "100"=>qq<=a4;when "101"=>qq<=a5;when "110"=>qq<=a6;when "111"=>qq<=a7;when others=>qq<="0000";end case;q<=qq;end process;end wc;77段译码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yima7 isport(d:in std_logic_vector(3 downto 0);y:out std_logic_vector(6 downto 0)); end yima7;architecture wc of yima7 isbeginprocess(d)begincase d iswhen"0000"=>y<="1111110";when"0001"=>y<="0110000";when"0010"=>y<="1101101";when"0011"=>y<="1111001";when"0100"=>y<="0110011";when"0101"=>y<="1011011";when"0110"=>y<="1011111";when"0111"=>y<="1110000";when"1000"=>y<="1111111";when"1001"=>y<="1111011";when others=>y<="0000001";end case;end process;end wc;8报时器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity baoshi isport (m1,m0,s1,s0: in std_logic_vector(3 downto 0); clk:in std_logic;q: out std_logic);end baoshi;architecture rt of baoshi isbeginprocess(m0,m1,s1,s0)beginif rising_edge(clk) thenif m1="0101"and m0="1001" and s1="0101" thenif s0="0001"or s0="0011"or s0="0101" or s0="0111"or s0="1001" thenq<='1';else q<='0';end if;else q<='0';end if;end if;end process;9 顶层模块组合：五相关图形(一) 1.控制模块仿真图2.计时控制模块仿真图4.显示驱动模块仿真图：5.动态显示仿真图：6.闹铃模块仿真图：五、设计感言。

数字电子技术课程设计——数字钟

数字电子技术课程设计——数字钟一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，和机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计和制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习和掌握各种组合逻辑电路和时序电路的原理和使用方法.二、设计要求（1）设计指标①时间以12小时为一个周期；②显示时、分、秒；③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

（2）设计要求①画出电路原理图（或仿真电路图）；②元器件及参数选择；③电路仿真和调试；④PCB文件生成和打印输出。

（3）制作要求自行装配和调试，并能发现问题和解决问题。

（4）编写设计报告写出设计和制作的全过程，附上有关资料和图纸，有心得体会。

三、原理框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能和标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

（a）数字钟组成框图2．晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。

不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。

(完整word版)数字逻辑电路设计课程设计之数字电子钟

课程名称：数字电路逻辑设计课程设计设计项目：数字电子钟学生姓名：同组人：高爽一．设计目的1.掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；2.进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；3.提高电路布局﹑布线及检查和排除故障的能力；4.培养书写综合实验报告的能力。

二 . 设计要求1.设计一个具有时、分、秒显示的电子钟（23小时59分59秒）；2.应该具有手动校时校分的功能；3.应该具有整点报时功能：从59分51秒起(含59分51秒)，每隔2秒发出一次蜂鸣，连续5次；4.使用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试；5.画出框图和逻辑电路图，写出设计、实验总结报告。

三 . 设计原理1.数字电子钟基本原理数字电子钟的逻辑框图如下图所示。

它由555集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。

555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。

2.数字电子钟单元电路设计时钟脉冲已经由实验箱提供,实验箱提供的是秒脉冲；显示电路已经由实验箱提供。

(1)计数器电路A．秒个位计数器，分个位计数器，时个位计数器均是十进制计数器；B．秒十位计数器，分十位计数器均是六进制计数器；C．时十位计数器为二进制计数器因此，选择74LS90可以实现二-五-十进制异步计数器芯片实现上述计数功能。

时位计数器分位计数器秒位计数器(2)手动校时电路当数字钟走时出现误差时，需要校正时间。

校时电路实现对“时”“分”“秒”的校准。

在电路中设有正常计时和校对位置。

本实验实现“时”“分”的校对。

对校时的要求是：在小时校正时不影响分和秒的正常计数；在分钟校正时不影响秒和小时的正常计数。

手动校时电路图(3)整点报时电路整点报时功能：即从59分51秒起(含59分51秒)，每隔2秒发出一次蜂鸣，连续5次。

数字电路课程设计--数字闹钟计时器

数字电路课程设计姓名：李志波专业：电子信息工程年级：2012级数字闹钟计时器一．实验目的1．通过这个实验进一步了解掌握各种功能芯片的功能，并能够在电路系统中正确应用。

2．强化巩固专业课课程内容，学会对电路的系统分析。

3．初步了解基础的电路设计思路和方法，锻炼自己的动手能力，巩固电子焊接技术。

二．实验原理1.显示译码器74LS248（74LS48）是BCD码到七段码的显示译码器，它可以直接驱动共阴极数码管。

它的引脚图及功能如下：（a）要求输入数字0~15时“灭灯输入端”BI必须开路或保持高电平，如果不要灭十进制的0，则“动态灭灯输入”RBI必须开路或者为高电平。

（b）当灭灯输入端BI接低电平时，不管其他输入端为何种电平，所有各端输出均为低电平。

（c）BI/RBO是线与关系，既是“灭灯输入端”BI又是“动态灭灯输出端”RBO。

2.数码显示器LC5011-11就是一种共阴极数码显示器，它的管脚图如图1，X为共阴极，DP为小数点。

其内部是八段发光二极管的负极连在一起的电路。

当在a.b.c.d.e.f.g.DP加上正向电压时，各段二极管就会被点亮，例如，利用74LS48ABCD 四个引脚接上一级输出LT,RBO/BI ，RBI 接高电平，或悬空。

3,十进制集成计数电路74LS9074LS90时异步二-五-十进制计数器。

其管脚图如图U174LS90DQ A 12Q B 9Q D 11Q C 8I N B1R 916R 927R 012I N A 14R 023G N D10V C C 5它的内部由两个计数电路组成，一个为二进制，计数电路，计数脉冲输入端为CP1,输出端为QA QB QC QD.这两个计数器可独立使用，当QA 连到CP2时，可构成十进制计数器。

它具有复零输入端ROA,ROB 和复9输入端R9A R9B 。

如果复零输入端ROA,ROB 皆为高电平时，计数器复零；如果复9输入端R9A,R9B 皆为高电平时，计数器复9。

数字逻辑电路课程设计__数字钟综述

《数字逻辑》课程设计实验报告书题目：数字钟姓名：专业：班级：学号：指导教师：目录一、设计任务要求 (3)二、设计思想及说明 (4)三、设计和实现过程 (4)四、经验、体会总结 (12)五、参考文献 (13)一、设计任务与要求设计任务：设计一个具有整点报时功能的数字钟要求：1、设计一个有“时”、“分”、“秒”（11小时59分59秒）显示且有校时功能的数字钟。

2、有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。

3、计时过程具有整点报时功能，当时间到达整点前10秒进行报时。

4、用中小规模集成电路组成数字钟，并在实验箱上进行组装、调试。

5、画出框图和逻辑电路图。

功能：1、计时功能：要求准确计时，以数字形式显示时、分、秒的时间。

小时的计时要求为“12翻1”。

2、校时功能：当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。

校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。

为使电路简单，这里只进行分和小时的校时。

对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。

校时方式有“快校时”和“慢校时”两种。

“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。

“慢校时”是用手动产生单脉冲作校时脉冲。

3、仿广播电台整点报时：每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。

二、设计思想及说明数字钟原理框图下图所示，电路一般包括以下几个部分：切换电路、时分秒计数器、校时电路、整点报时电路及星期显示电路。

其基本原理是:秒计数器按“60进制”向分计数器进位，分计数器按“60进制”向时计数器进位，小时计数器按“24进制”规律计数，计数器经译码器送到显示器。

计数出现误差可用校时电路进行校时，校分，并具有可整点报时功能。

电路组成框图：三、设计和实现过程1.各元件功能74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。

数字逻辑电路课程设计报告 - 多功能数字钟

数字逻辑电路课程设计报告 - 多功能数字钟江苏大学数字逻辑课程设计___________多功能数字钟专业：软件1001学号：3100608024姓名：张同学2021年1月11日一、设计目的1、学会应用数字系统方法进行电路设计；2、进一步提高MaxplusⅡ软件开发应用能力；3、培养综合实验的能力；二、设计要求1、能进行正常的记时、记分、记秒2、实现校时、校分以及秒清0的功能3、实现整点报时的功能4、实现时间的正常显示5、闹时功能的实现三、具体设计思路1、利用按键实现“校时”、“校分”和“秒清0”功能。

（1）SA：校时键。

按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00。

（2）SB：校分键。

按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。

（3）SC：秒清零。

按下SC时，秒计数器清零。

要求按键均不产生数字跳变，因此须对“SA”、“SB”进行消抖处理。

实现：①：十进制计数器的设计：VHDL描述： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ls160 is port(data:in std_logic_vector(3 downto 0); clk,ld,p,t,clr:in std_logic;count:buffer std_logic_vector(3 downto 0); tc:out std_logic); end ls160;architecture behavior of ls160 is begintc<='1'when (count=\'0'; cale:process(clk,clr,p,t,ld) beginif(rising_edge(clk))then if(clr='1')then if(ld='1')then if(p='1')thenif(t='1')thenif(count=\count<=\elsecount<=count+1; end if; elsecount<=count; end if; elsecount<=count; end if; elsecount<=data; end if; elsecount<=\end if; end if;end process cale; end behavior;②24进制计数器和60进制计数器的设计（以十进制计数器为基础）：24进制计数器：60进制计数器：仿真图：2、能进行整点报时。