38译码器的逻辑功能仿真
38译码逻辑设计(图形法)
实验一 3—8译码逻辑设计(图形法)姓名：赵佳伟学号：1002100449一、实验目的l、学习并掌握MAX+PLUSⅡ10.0 Altera CPLD软件开发平台。
2、通过一个简单的3—8译码器的设计，掌握图形编程的使用方法。
3、掌握组合逻辑电路的静态测试方法。
二、实验步骤（1）进入windows操作系统，打开MAX+PLUSⅡ10.0。
1、启动File／Project Name菜单，输入设计项目的名字。
点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。
见图2.1.1。
2、启动菜单File／New，选择Graphic Editor File，打开原理图编辑器，进行原理图设计输入。
图2.1.1（2）设计的输入1、编辑环境下放置一个器件①在原理图的空白处双击鼠标左键，出现图2.1.2。
②在光标处输入组件名称或用鼠标点取组件，OK即可。
③如果安放相同组件，只要按住Ctrl键，同时用鼠标拖动该组件④图2.1.3为组件安放结果．图2.1.2图2.1.32、在器件的管脚上添加连线在元件引脚附近，鼠标光标自动由箭头变为十字。
按住鼠标左键拖动，即可画出连线如图2.1.4。
图2.1.43、保存原理图单击保存按钮，对于第一次输入的新原理图，出现类似文件管理器的图框，选择合适的目录和名称保存刚才输入的原理图 2.1.4，原理图的扩展名.GDF，本实验中取名为：EDA.GDF。
（3）原理图编译启动MAX+PLUS II＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.1.5。
图2.1.5（4）仿真1、创建波形文件：①首先，将设计指定为当前项目。
②创建一个波形文件。
选择菜单MAX+PLUSⅡ＼Waveform Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图2.1.6所示：图2.1.6③储存波形文件。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此，译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。
例如，典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。
38译码器实现逻辑电路ppt课件
0
X XXX1 1 1 1 1 1 1 1
X
1 XXX1 1 1 1 1 1 1 1
1
0 00011111110
1
0 00111111101
1
0 01011111011
1
0 01111110111
1
0 10011101111
1
0 10111011111
1
0 11010111111
1
0 11101111111
Z1 AC' A'BCAB'C m(3,4,5,6) Z1 m(3,4,5,6) (m3'm4' m5' m6' )'
Z2 BCA'B'C m(1,3,7)
Z2 m(1,3,7) (m1'm3'm7' )'
Z3 A'BAB'C m(2,3,5)
Z3 m(2,3,5) (m2' m3'm5' )'
利用附加控制端进行扩展 例： 用74HC138（3线—8线译码器）
4线—16线译码器
D3=0
Zi' mi'
D3=1
二、二—十进制译码器
将输入BCD码的10个代码译成10个高、低电平的输出信号 BCD码以外的伪码，输出均无低电平信号产生
例：74HC42
Yi'mi' (i0~9)
三、用译码器设计组合逻辑电路
用二极管与门阵 列组成的3线－8 线译码器
逻辑表达式：
用电路进行实现
集成译码器实例：74HC138
附加 控制端
SS3S2S1
Yi' (S mi)'
38译码器quretus II仿真教程
验 3-8 译码 验一、实验目的Quartus II 设计工具支持多种设计输入模型，本次实验使用 Verilog 硬件描述语言在 DE0 开发平台上设计一个基本组合逻辑电路——3-8 译码器。
通过这个实验，读者可以了解使用 Quartus 工具设计硬件的基本流程。
二、实验任务（1）设计一个译码器电路，实现3-8 译码器的逻辑功能。
即，译码器根据输入信号SW[0],SW[1],SW[2]译码输出。
输 入 输 出SW[0] SW[1] SW[2] Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 01 0 0 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 01 1 0 0 0 0 1 0 0 00 0 1 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 00 1 1 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1 注：SW[0],SW[1],SW[2]，0代表低电平，1代表高电平；Y0-Y7,0代表熄灭，1代表亮。
（2）编写测试激励程序模块，用仿真器检测模块设计的正确与否，给出仿真波形。
（3）进行系统编程，并验证设计结果。
（4）写出实验总结报告。
三、实验步骤3.1 建立 Quartus 工程1. 打开 Quartus II 工作环境，如图 2-1 所示。
图 1-1 Quartus II 工作环境界面2. 点击菜单项 File->New Project Wizard 帮助新建工程。
参看图 1-2。
图 1-2 选择 New Project Wizard打开 Wizard 之后，界面如图1-3 所示。
点击 Next，图 1-3 New Project Wizard 界面3. 输入工程工作路径、工程文件名以及顶层实体名。
注意：这里输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实 体名与工程文件名相同，本次实验采用这种命名方法。
38译码器实现逻辑电路
Z 2 BC A' B 'C Z 3 A' B AB 'C Z 4 A' BC ' B 'C ' ABC
' ' ' ' ' Z1 AC ' A' BC AB 'C m(3,4,5,6) Z1 m (3,4,5,6) ( m3 m4 m5 m6 )
附加 控制端
S S3 S2 S1
低电平 输出
Yi' ( S mi )'
74HC138的功能表：
输 入
《数字电子技术基础》第五版
输
出
S1
0 X 1 1 1 1 1 1 1 1
' ' A2 A1 A0 Y ' Y ' Y ' Y ' Y ' Y ' Y ' Y ' S2 S3 7 6 5 4 3 2 1 0
1 1 1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
《数字电子技术基础》第五版
• 利用附加控制端进行扩展 例： 用74HC138（3线—8线译码器）
4线—16线译码器
《数字电子技术基础》第五版
D3=0
1. 基本原理 3位二进制译码器给出3变量的全部最小项; 。。。 n位二进制译码器给出n变量的全部最小项; 任意函数 将n位二进制译码输出的最小项组合起来，可获 得任何形式的输入变量不大于n的组合函数
Y ∑ mi
《数字电子技术基础》第五版
2. 举例
三八译码器的结构、原理与设计_毕业论文
题目：三八译码器的结构、原理与设计学院：物理学院专业：电子科学与技术姓名：董少雨指导教师：赵宏亮完成日期：2014年5月20日毕业论文任务书毕业论文题目：三八译码器的结构、原理与设计选题意义、创新性、科学性和可行性论证：如今全球信息化的步伐正在不断加快，数字信号的产生、变换等方面应用的更加广泛。
三八译码器在信号处理方面起着十分重要的作用。
本文主要阐述三八译码器的基本结构和工作原理，并通过对时序逻辑电路设计方法的研究，完成三八译码器的设计。
主要内容：译码器的种类与特点，三八译码器的结构和工作原理，最后完成了三八译码器的设计。
目的要求：1、熟悉三八译码器的发展背景和趋势。
2、掌握各类译码器的工作性能。
3、了解三八译码器的基本结构和工作原理。
4、学会时序逻辑电路的设计方法。
计划进度：2013年12月21日~2014年2月25日，确定毕业论文选题，并搜集资料，查阅相关文献；2014年2月26日~4月10日，写出论文总体大纲，运用软件得到仿真数据；2014年4月11日~4月25日，论文撰写；提交初稿；2014年4月26日~5月19日，修改论文，论文定稿，准备答辩。
指导教师签字：主管院长（系主任）签字：2013年12 月25 日辽宁大学本科毕业论文（设计）指导记录表论文题目三八译码器的结构、原理与设计学生姓名董少雨学号101002103 年级、专业10级电子科学与技术指导教师姓名赵宏亮指导教师职称讲师所在院系物理学院第一次指导（对确定题目、毕业论文（设计）任务书的指导意见）：由于以前对三八译码器有所了解，《三八译码器的结构、原理与设计》题目符合毕业论文设计的要求。
研究三八译码器可以加强对数字集成电路的了解，毕业论文进度安排合理，接下来按照进度写出论文总体大纲。
指导方式：（请选择）面谈√电话电子邮件指导教师签字：2013年12月24日第二次指导（对论文提纲的指导意见）：查阅相关资料，进一步地掌握三八译码器的基本结构和工作原理，三八译码器的设计方法十分合理，要熟悉掌握相关软件的使用并从中得到相关数据。
38译码器Verilog仿真与实现
思考题解答
思考题：Verilog HDL语言设计一个3线8线译码器。
要求：首先定义一个3 输入与门；然后以3 输入与门为基础设计一个3线8线译码器。
解答
步骤一
建立Quartus工程，作业中选择了与Altera公司提供的DE1开发板相对应的FPGA器件型号，如下图：
步骤二
使用V erilog HDL完成硬件设计，设计代码如下：
调试结果如下图所示：
步骤三
引脚分配情况如下图：
步骤四
RTL视图如下所示：
步骤五
构建波形文件，testbench如下图所示：
步骤六
modelsim仿真波形如下图所示：
收获与心得体会
现代电子技术的核心是EDA技术。
它依靠功能强大的电子计算机，在自己的工具软件平台上，对以硬件描述语言（HDL）为系统逻辑描述手段完成设计的文件，自动地完成编辑、化简、分割、综合、优化、仿真，直至下载到可编辑逻辑器件CPDL/FPGA或者专用集成电路ASIC芯片中，实现既定的电子电路设计功能。
该项技术极大地提高了电子电路设计效率，缩短了设计周期，节省了设计成本。
本次思考题运用V erilog HDL的文本输入语言和设计功能，完成V erilog HDL 语言设计的3线-8线译码器设计。
在实现的过程中，通过对Quartus11.0软件的运用，对相关知识有了更深的认识。
相信在以后的不时练习后，我能充分的掌握该软件的使用方法和技巧。
用VHDL设计三八译码器。。超赞版
3-8译码器的设计1 设计目的与要求随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。
由此，计算机对我们的社会对我们每个人都是很重要的。
所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。
编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。
1.1 设计的目的本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和思想。
以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。
通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。
1.2 设计要求根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。
译码器由三-八译码器为实例代表。
关键词:输入、输出、译码2 VHDL的简单介绍2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。
目前，它在我过的应用多数是用在FPGA/CPLD/EPLD的设计中。
3-8译码器
摘要EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。
EDA设计可分为系统级、电路级和物理实现级。
关键词译码，VHDL语言，MAX+PLUSⅡAbstractEDA technology refers to the computer for working platform, shirt-sleeve application of electronic technology, computer technology and information processing and intelligent technology to the latest achievements of electronic products, the automatic design.Using EDA tools, electronic stylist can be from concept, algorithm, agreement, etc, begin to design your electronic system a lot work can be finished by computer and electronic products can be from circuit design, performance analysis to design the IC territory or PCB layout the whole process of the computer automatically complete the processing.Now on the concept of using EDA or category very wide. Included in machinery, electronics, communication, aerospace, chemical, mineral, biology, medicine, military and other fields, have EDA applications. Current EDA technology has in big companies, enterprises, institutions and teaching research departments extensive use. For example in the aircraft manufacturing process, from design, performance testing and characteristic analysis until a flight simulator, all may involve EDA technology. Globalization-the EDA technology, mainly in electronic circuit design, PCB design and IC design.EDA can be divided into system level and circuit-level and physical implementation level.Keywords cent, the VHDL language, MAX+PLUS II目录摘要 (I)ABSTRACT (II)目录 .............................................................................................................................................. I II 引言 (1)一EDA技术简介 (2)1.1EDA技术的概念 (2)1.2EDA技术的特点 (2)1.3EDA设计技术的主要内容 (2)1.4EDA设计技术的方法 (2)1.5EDA技术的发展趋势 (3)二硬件语言VHDL描述 (5)2.1VHDL概述 (5)2.2VHDL语言的特点 (5)2.3VHDL语言的基本结构 (6)2.4VHDL语言的设计方法 (6)2.5VHDL语言的设计流程 (6)三3-8译码器 (7)3.1M AX+PLUS II软件介绍 (7)3.23-8译码器的工作原理和VHDL语言程序 (7)3.2.1 3-8译码器的工作原理 (7)3.2.2 3-8译码器的VHDL语言程序 (8)3.33-8译码器的仿真和原理分析 (9)3.3.1 3-8译码器的仿真步骤 (9)3.3.2 3-8译码器的仿真波形 (13)3.3.3 3-8译码器的仿真波形分析 (13)3.3.4 3-8译码器的原理框图 (14)结论 (15)致谢 (16)参考文献 (17)附录A (18)附录B (19)附录C (20)引言随着社会的发展，科学技术也在不断的进步。
数电实验丨异或门-3_8译码器-模型机指令译码器
数字电路与逻辑设计实验一一、实验目的熟悉QuartusII仿真软件的基本操作，并用VHDL语言设计一个异或门。
二、实验内容1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计一个异或门，最后仿真验证。
3、用VHDL语言设计一个3-8译码器，最后仿真验证。
4、用VHDL语言设计一个指令译码器，最后仿真验证。
第一部分：异或门①实验方法1、实验方法采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是Quartus II。
2、实验步骤1、新建，编写源代码。
(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路（设置文件名XOR2.vhd—在【add】）-【properties】径+设置project name为XOR2）-【next】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】2、根据题意，画好原理图，写好源代码并保存文件。
原理图：3、编译与调试。
确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译，编译成功。
4、波形仿真及验证。
新建一个vector waveform file。
按照程序所述插入a,b,c三个节点（a、b为输入节点，c为输出节点）。
(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。
任意设置a,b的输入波形…点击保存按钮保存。
然后【start simulation】，出name C的输出图。
5、时序仿真或功能仿真。
译码器与编码器的设计与仿真实验报告
译码器与编码器的设计与仿真一、实验内容1、参照芯片74LS138的电路结构，用逻辑图与VHDL语言设计3—8译码器。
2、参照芯片74LS148的电路结构，用逻辑图与VHDL语言设计8—3优先编码器。
3、应用MaxplusII软件对译码器与编码器进行编译、仿真和模拟。
4、能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解译码器与编码器。
二、实验平台及实验方法用VHDL语言编写编码器与译码器的程序，运用MaxplusII 软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。
也可以用原理图进行文本设计，波形设计。
三、实验过程1．启动MaxplusII软件；2．新建一个文本编辑文件，输入全加器的VHDL语言；3．编译。
点击file→save as,保存文件名为V74x148名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，若编译结果出现0 error，0 warnings则说明编译通过。
4．仿真波形。
点Max+plus II→Waveform editor,出现波形图的设置界面，然后点Node→Enter Nodes from SNF→list,将输入输出端添加到界面，并设置其周期和输入波形，保存后，点Max+plusII→Simulator，即可仿真出输出的波形。
5．配置芯片。
点Max+plus II→Floorplan editor，将Unassigned Nodes & 栏中，电路的输入输出节点标号直接用鼠标“拖到” 想分配的引脚上,Max+plusII→programmer→configuer,然后就可以操作试验箱，观察全加器的工作情况。
四、实验结果实验步骤：1、用VHDL语言编写编码器的程序2、将上述程序保存为文件名为V74x148的文件，点击Maxplus里的compiler进行编译，点击start，如果出现0 error，0 warnings，则编译成功。
实验三 83优先编码器和38线译码器
实验三8-3优先编码器和3-8线译码器一、实验目的1、熟悉常用编码器，译码器的功能逻辑。
2、熟悉VHDL的代码编写方法。
3、掌握复杂译码器的设计方法。
二、实验原理2、逻辑表达式：Y2=X4&X5&X6&X7Y1=~(~(X2)&X4&X5|~(X3)&X4&X5|~(X6)|~(X7));Y0=~(~(X1)&x2&X4&X6|~(X3)&X4&X6|~(X5)&X6|~(X7));2、3-8线码器总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。
三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPCJTAG口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤及波形按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。
8-3优先编码器参考代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYencodeISPORT(XINA:INSTD_LOGIC_VECTOR(7DOWNTO0);Y0,Y1,Y2:OUTSTD_LOGIC;OUTA:OUTSTD_LOGIC_VECTOR(7DOWNTO0);LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDencode;ARCHITECTUREADOOFencodeISSIGNALLED:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALXIN:STD_LOGIC_VECTOR(7DOWNTO0);BEGINXIN<=XINA;LEDW<="000";PROCESS(XIN)BEGINCASEXINISWHENx"00"=>OUTA<=x"3F";WHENx"01"=>OUTA<=x"06";WHENx"02"=>OUTA<=x"5B";WHENx"04"=>OUTA<=x"4F";WHENx"08"=>OUTA<=x"66";WHENx"10"=>OUTA<=x"6D";WHENx"20"=>OUTA<=x"7D";WHENx"40"=>OUTA<=x"07";WHENx"80"=>OUTA<=x"3F";WHENOTHERS=>OUTA<=x"3F";ENDCASE;ENDPROCESS;PROCESS(XIN)BEGINCASEXINISWHENx"01"=>LED<="001";WHENx"02"=>LED<="010";WHENx"04"=>LED<="011";WHENx"08"=>LED<="100";WHENx"10"=>LED<="101";WHENx"20"=>LED<="110";WHENx"40"=>LED<="111";WHENx"80"=>LED<="000";WHENOTHERS=>LED<="000";ENDCASE;ENDPROCESS;Y2<=LED(2);Y1<=LED(1);Y0<=LED(0);ENDADO;3-8译码器参考代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYDECODEISPORT(DATA_IN:INSTD_LOGIC_VECTOR(2DOWNTO0);LEDOUT,DATA_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDDECODE;ARCHITECTUREADOOFDECODEISSIGNALOUTA,D_OUT:STD_LOGIC_VECTOR(7DOWNTO0);BEGINLEDW<="000";PROCESS(DATA_IN)V ARIABLEDIN:STD_LOGIC_VECTOR(2DOWNTO0);BEGINDIN:=DATA_IN;LEDOUT<=OUTA;DA TA_OUT<=D_OUT;CASEDINISwhen"000"=>OUTA<="00111111";--"0"when"001"=>outa<="00000110";--"1"when"010"=>outa<="01011011";--"2"when"011"=>outa<="01001111";--"3"when"100"=>outa<="01100110";--"4"when"101"=>outa<="01101101";--"5"when"110"=>outa<="01111101";--"6"when"111"=>outa<="00000111";--"7"WHENOTHERS=>OUTA<="XXXXXXXX";ENDCASE;CASEDINISWHEN"000"=>D_OUT<="00000000";WHEN"001"=>D_OUT<="00000001";WHEN"010"=>D_OUT<="00000010";WHEN"011"=>D_OUT<="00000100";WHEN"100"=>D_OUT<="00001000";WHEN"101"=>D_OUT<="00010000";WHEN"110"=>D_OUT<="00100000";WHEN"111"=>D_OUT<="01000000";WHENOTHERS=>D_OUT<="XXXXXXXX";ENDCASE;ENDPROCESS;ENDADO;五、实验仿真8-3编码器引脚锁定如图：图5-1图5-2仿真波形如图：3-8译码器引脚锁定如图：图5-3波形如图：图5-4六、实验现象调试ok的EP2C5文件在文件夹decode中，可以直接调用。
38译码器实现组合逻辑电路
院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期一、实验目的1．掌握常用集成组合电路的应用；2．掌握译码器的工作原理和特点；3．熟悉集成门电路、译码器的逻辑功能和管脚排列。
二、实验器件1．数字电路实验箱2．集成电路：74LS00、74LS138三、实验原理译码器所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。
译码器可分为三类：变量译码器、码制变换译码器和显示译码器。
变量译码器又称二进制译码器，用以表示输入变量的状态。
对应于输入的每一组二进制代码，译码器都有确定的一条输出线有信号输出。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端。
而每一个输出所代表的函数对应于n 个输入变量的最小项。
74LS138为3/8译码器，管脚图如图所示：其中：A2、A1、A0为地址输入端Y0－Y7 为输出端，低电平有效STA、STB、STC 为选通端74LS138功能表如表3-2所示，当STA=1，STB+STC=0时，执行正常的译码操作，地址码所指定的输出端有信号输出（低电平0），其它所有输出端均无信号输出（全为1）。
当STA=0，STB+STC=1，或STA=，STB+STC=1时，译码器被禁止，所以输出同时为1。
指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期三、设计电路，实现四、（1）逻辑电路图（2）原理图指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期（3）实物连接图五、电路功能验证ABC为0，Y为1 A为1，BC为0，Y为0 AB为0，B为1，Y为0指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期AB为0，C为1，Y为0 A为0，BC为1，Y为0 ABC为1，B为1AB为1，C为0，Y为1 AC为1，B为0，Y为0指导教师签名。
(完整word版)验证74138译码器功能
EDA设计（二）VHDL语言实验报告验证74138译码器功能实验名称：姓名：学号:班级:实验时间：一、 实验目的1、熟悉quartus 软件的功能。
2、验证3线—8线74138译码器的功能。
二、 实验原理74138有3个输入端，3个使能输入端口，3个输入端口分别是 A 、B 、C ，其中C 是高位，A 是低位.3个使能输入端口分别是G1，G2AN,G2BN ，只有当G2AN=G2BN=0,G1=1时，译码器才能正常工作，否 则译码器处于禁止状态，所有输出端为高电平。
当译码器正常工作时， 74138译码器的逻辑功能表如下图所示:三、 实验内容1. 打开quartus ii 软件，新建工程,然后为工程和顶层文件命名，并选择工作库。
完成后,根据所使用的设备选择合适的器件,而此次试验所使用的器件为cyclone 中的EP1C3T144C8。
2. 工程建完后，新建文件，new 对话框中选择device design files 标签下的block diagram/schematicfile，在此界面下画出原理图，然后保存文件。
G 1 G 2* C B A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 700000000100001111001100110101010101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110G 2*=G 2A +G 2B3.对原理图进行编译,当编译状态栏显示为100%时，进行下一步。
4.新建波形文件,在new对话框中选择others files标签下的vector waveform file，在此界面下，先导入所有节点，并且为各个输入端列出各种可能情况，设置测试的总的时间周期，然后进行时序波形仿真，得到如下波形图:5.分配管脚：在assignments的下拉菜单中，选择assignment editor,在此对话框中,点击pin按钮，并在location中选择合适的管脚，然后对波形进行编译.6.下载文件：在tool下拉菜单中，选择programmer,在此对话框中选择program/configure，并单击hardware setup对硬件进行设置。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
3-8译码器 EDA 仿真
项目题目: 3-8译码器的设计姓名：院系：应用技术学院专业：电子信息工程（仪器）学号：指导教师：综合成绩：完成时间: 2011 年5月 3 日一、 项目实验内容摘要（1）实验目的1、 通过一个简单的 3-8译码器的设计，掌握组合逻辑电路的设计方法。
2、 掌握组合逻辑电路的静态测试方法。
3、 初步掌握QUARTUS Ⅱ原理图输入方法设计的全过程。
（2） 实验的硬件要求：1、 输入：DIP 拨码开关3位。
2、输出：LED 灯。
3、主芯片：EP1K1OTC100-3。
（3） 实验原理：三-八译码器为三输入，八输出。
当输入信号按二进制方式的表示值为N 时（输入端低电平有效），输出端从零到八记，标号为N 输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为低电平的情况下，能表示所有的输入组合，因此不需要像编码器实验那样再用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能端，自己设计时可以考虑加入使能输入端时，程序如何设计。
三-八译码器真值表：三八译码器逻辑函数表达式如下：1270126012501240123012201210120...................................................................A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y ========二、项目实验项目源代码Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity three_eight isPort(a,b,c:in std_logic;D0,d1,d2,d3,d4,d5,d6,d7:out std_logic);End three_eight;Architecture s_b of three_eight isSignal O_11, O_22, O_33:std_logic; --注“O”为字母O，不是数字0。
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输入
输出
A
B
C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
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由 74LS138D 译码器真值表可知：按规律改变 ABC 的输入，Y0~Y7 也按照一定规律输 出，且输出端只有一个低电平，其余均为高电平。将字信号发生器三个输出端信号以 “000~111”二进制循环输入到 74LS138D 译码器的输入端 ABC，对比逻辑分析仪显示结果 与 74LS138D 真值表，即可测试 74LS138D 译码器逻辑功能。
三、实验器材
Multisim10 仿真软件及其虚拟仪器库，如 74LS138D、字信号发生器和逻辑分析仪。
四、实验步骤
1. 打开 Multisim10 仿真软件，并按图 1 所示电路将各器件连接。
图 1 仿真电路 1
姓名：衡星
学号：1010152213
2. 按图 2 所示设置“字信号发生器”参数。
2
姓名：衡星
学号：1010152213
成绩：
实验名称：74LS138D 译码器的逻辑功能仿真
一、实验目的
1. 复习 Multisim10 仿真软件的使用及分析方法，并熟练应用。 2. 了解译码器工作原理，并验证其逻辑功能。 3. 掌握仿真软件中虚拟仪器库的使用，如字信号发生器、逻辑分析仪。
二、实验原理
成绩：
图 2 字信号发生器参数设置
3. 运行仿真电路，点击“逻辑分析仪”观察 74LS138D 输出的信号波形。
五、实验结果
运行仿真电路，并将“逻辑分析仪”Clock 显示设置为 10Clocks/Div，“逻辑分析仪” 显示波形与 74LS138D 译码器真值表对应一致。
图 3 逻辑分析仪显示
六、心得体会
通过此次实验仿真，我发现了各个学科的融会贯通，如运用《仪器仪表与电路仿真》所 学软件模拟《电子测量原理》中“逻辑分析仪”的使用，这让我对测控技术与仪器专业有了 更具体的概括认识。同时，我也了解到自己基础知识不够扎实，如第一次设计电路时将“字 信号发生器”的管脚连接错误，这对我敲响了警钟：在今后的学习中需将基本知识内容掌握 扎实，打好下层基础才能进行牢固的上层建设。