数字逻辑5-4

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数字逻辑电路基础知识整理(属于个人笔记)

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让信念坚持下去,梦想就能实现!! Cx5692855@
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编/译码器主要有 2/4、3/8 和 4/16 译码器 74X139、 74X138、74X154 等。 4:计数器 计数器主要有同步计数器 74 X161 和异步计数器 74X393 等。 5:寄存器 寄存器主要有串-并移位寄存器 74X164 和并-串寄存器 74X165 等。 6:触发器 触发器主要有 J-K 触发器、带三态的 D 触发器 74X374、不带三态的 D 触发器 74X74、 施密特触发器等。 7:锁存器 锁存器主要有 D 型锁存器 74X373、寻址锁存器 74X25 9 等。 8:缓冲驱动器 缓冲驱动器主要有带反向的缓冲驱动器 74X24 0 和不带反向的缓冲驱动器 74X244 等。 9:收发器 收发器主要有寄存器收发器 74X543、通用收发器 74X245、总线收发器等。 10:总线开关 < br />总线开关主要包括总线交换和通用总线器件等。 11:背板驱动器 背板驱动器主要包括 TTL 或 LVTTL 电平与 GTL/GTL+(GTLP)或 BTL 之间的电平转换 器件。 12:包含特殊功能的逻辑器件 A.总线保持功能(Bus hold) 由内部反馈电路保持输入端最后的确定状态,防止因输入端浮空的不确定而导致器 件振荡自激损坏;输入端无需外接上拉或下拉电阻,节省 PCB 空间,降低了器件成本开销 和功耗。ABT、LVT、ALVC、ALVCH、 ALVTH、LVC、GTL 系列器件有此功能。 命名特征为 附加了“H& rdquo;如:74ABTH16244。
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高级 CMOS 逻辑器件 与 TTL 电平兼容高级 CMOS 逻辑器件 高级高速 CMOS 与 TTL 电平兼容高级高速 CMOS 高级低压 CMOS 技术 高级超低压 CMOS 逻辑器件 高级超低功耗 CMOS 逻辑 高级超低压 CMOS 逻辑器件 低压高带宽总线开关技术 低压转换器总线开关技术 Crossbar 技术 具有下冲保护的 CBT 低压 Crossbar 技术 CMOS 逻辑器件 快速 CMOS 技术 发射接收逻辑器件(GTL+) 高速 CMOS 逻辑器件 与 TTL 电平兼容高速 CMOS 逻辑器件 其电路含 AC、ACT 及 FCT 系列 低压 CMOS 技术 低压 CMOS 技术 低压 CMOS 技术 内部集成电路 内部集成电路 残余连续终结低压逻辑器件

第5章数字逻辑电路.ppt

第5章数字逻辑电路.ppt

(2)逻辑关系式表示:F=A·B·C
(3)真值表表示:如图表5-1所示
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5.4 基本逻辑门电路
2.“或”逻辑关系 当决定事件的各个条件中只要有一个或一个以上具备时事件就
会发生 图5-10所示,F和A、B、C之间就存在“或”逻辑关系 “或”逻辑也有如上三种表示方法: (1)图5-11所示为“或”逻辑图形符号 (2)逻辑表达式:F=A+B+C (3)真值表:见表5-2
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5.2 数制
5.2.2 二进制数
二进制数只有0和1两个符号。只要能区分两种状态的元件即 可实现。
计数的基数为2,各位数的权是2的幂,计数规律是“逢二进 一”
N位二进制整数的表达示为:
例5.1 一个二进制数10101000, 试求对应的十进制数
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5.2 数制
图5-23是利用三态与非门组成的双向传输通路,改变控制端C 的电平,就可控制信号的传输方向。
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5.4 基本逻辑门电路
3. CMOS门电路 CMOS门电路是由PMOS管和NMOS管构成的一种互补对称场效
应管集成门电路。 下面是几种常用的CMOS门电路的结构和工作原理的简要说明 (1)CMOS与非门:如图5-24所示 当A、B全为1时,T1和T2同时导通,T3和T4同时截止,F=0 当输入端由一个或全为0时,串联的T1和T2必有一个或两个全部截
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5.4 基本逻辑门电路
(5)TTL三态输出与非门电路。简称三态门,图5-20是其逻辑 图形符号。A、B是输入端,C是控制端,F为输出端。输出端除 了可以实现高低电平外,还可以出现高阻状态。

数字逻辑习题库含答案

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For personal use only in study and research; not for commercialuse《数字逻辑》习题案例(计算机科学与技术专业、信息安全专业)2004年7月计算机与信息学院、计算机系统结构教研室一、选择题1.十进制数33的余3码为 。

A. 00110110B. 110110C. 01100110D. 1001002.二进制小数-0.0110的补码表示为 。

A .0.1010B .1.1001C .1.0110D .1.10103.两输入与非门输出为0时,输入应满足 。

A .两个同时为1B .两个同时为0C .两个互为相反D .两个中至少有一个为04.某4变量卡诺图中有9个“0”方格7个“1”方格,则相应的标准与或表达式中共有多少个与项 ?A . 9B .7C .16D .不能确定5. 下列逻辑函数中,与A F =相等的是 。

)(A 11⊕=A F )(B A F =2⊙1 )(C 13⋅=A F )(D 04+=A F6. 设计一个6进制的同步计数器,需要 个触发器。

)(A 3 )(B 4 )(C 5 )(D 67. 下列电路中,属于时序逻辑电路的是 。

)(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器8. 列电路中,实现逻辑功能n n Q Q =+1的是 。

)(A )(B)(C (D) 9. 的输出端可直接相连,实现线与逻辑功能。

)(A 与非门 )(B 一般TTL 门)(C 集电极开路OC 门 )(D 一般CMOS 门 10.以下代码中为无权码的为 。

A . 8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码11.以下代码中为恒权码的为 。

A .8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码12.一位十六进制数可以用 位二进制数来表示。

A . 1B . 2C . 4D . 1613.十进制数25用8421BCD码表示为。

数字逻辑电路基础知识

数字逻辑电路基础知识

数字逻辑电路基础知识整理1961年美国德克萨斯仪器公司(TI)率先将数字电路的元、器件和连线制作在同一硅片上,制成了集成电路,揭开了集成电路发展的序幕。

一、TTL和CMOS逻辑器件分类逻辑器件的分类方法有很多,下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。

1.1 TTL和CMOS器件的功能分类按功能进行划分,逻辑器件可以大概分为以下几类: 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。

1:门电路和反相器逻辑门主要有与门74X08、与非门74X0 0、或门74X32、或非门74X02、异或门74X86、反相器74X04等。

2:选择器 选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。

3: 编/译码器编/译码器主要有2/4、3/8和4/16译码器74X139、 74X138、74X154等。

4:计数器计数器主要有同步计数器74 X161和异步计数器74X393等。

5:寄存器寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。

6:触发器触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。

7:锁存器锁存器主要有D型锁存器74X373、寻址锁存器74X25 9等。

8:缓冲驱动器缓冲驱动器主要有带反向的缓冲驱动器74X24 0和不带反向的缓冲驱动器74X244等。

9:收发器收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。

10:总线开关 < br />总线开关主要包括总线交换和通用总线器件等。

11:背板驱动器背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+(GTLP)或BTL之间的电平转换器件。

12:包含特殊功能的逻辑器件A.总线保持功能(Bus hold)由内部反馈电路保持输入端最后的确定状态,防止因输入端浮空的不确定而导致器件振荡自激损坏;输入端无需外接上拉或下拉电阻,节省PCB空间,降低了器件成本开销和功耗。

数字逻辑--数字频率计的设计

数字逻辑--数字频率计的设计

滁州学院之宇文皓月创作课程设计陈述课程名称:数字逻辑课程设计设计题目:数字频率计的设计系别:网络与通信工程系专业:网络工程组别:第四组起止日期:2012年5月28日~ 2012年6月 22日指导教师:计算机与信息工程学院二○一二年制课程设计任务书目录1 引言12 设计要求12.1题目12.2系统结构要求12.3制作要求12.4扩展指标12.5运行环境12.6设计条件12.7元件介绍2①计数显示器2② 74160N3③ 7473N4④ XFG143 整体设计方案54 详细分析64.1单元电路设计6 4.2控制电路64.3关于JK触发器7 4.4测试85 调试与操纵说明85.1第一次仿真95.2第二次仿真95.3第三次仿真10 5.4第四次仿真106 课程设计总结117 致谢118 参考文献121 引言数字频率计是近代电子技术领域的重要丈量工具之一,同时也是其他许多领域广泛应用的丈量仪器。

数字频率计是在基准时间内把丈量的脉冲数记录下来,换算成频率并以数字的形式显示出来。

数字频率计应用于丈量信号(方波、正玄波或其他周期信号)的频率,并用十进制数显示。

它具有精度高、丈量速度快、读数直观、使用方便等优点。

2 设计要求2.1题目频率计主要用于丈量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。

其扩展功能可以丈量信号的周期和脉冲宽度。

①频率丈量范围:1HZ~10HZ。

②数字显示位数:四位静态十进制数显示被测信号的频率。

2.2系统结构要求数字频率计的整体结构要求如图所示。

图中被测信号为外部信号,送入丈量电路进行处理、丈量,档位转换用于选择测试的项目—频率、周期或脉宽,若丈量频率则进一步选择档位2.3制作要求①被测信号波形:正弦波、三角波和矩形波。

②丈量频率范围:1Hz~10kHz。

③丈量周期范围:0.1ms~1s。

④丈量脉宽范围:0.1ms~1s。

⑤丈量精度:显示4有效数字(要求分析1Hz、1kHz和10kHZ丈量误差)。

第一章数字逻辑基础思考题与习题

第一章数字逻辑基础思考题与习题

第一章 数字逻辑基础 思考题与习题题1-1将下列二进制数转换为等值的十六进制数和等值的十进制数。

⑴(10010111)2 ⑵(1101101)2⑶(0.01011111)2⑷(11.001)2题1-2将下列十六进制数转换为等值的二进制数和等值的十进制数。

⑴(8C )16 ⑵(3D.BE )16⑶(8F.FF )16⑷(10.00)16题1-3将下列十进制数转换为等值的二进制数和等值的十六进制数。

要求二进制数保留小数点以后4位有效数字。

⑴(17)10⑵(127)10⑶(0.39)10 ⑷(25.7)10题1-4将十进制数3692转换成二进制数码及8421BCD 码。

题1-5利用真值表证明下列等式。

⑴))((B A B A B A B A ++=+ ⑵AC AB C AB C B A ABC +=++⑶A C C B B A A C C B B A ++=++ ⑷E CD A E D C CD A C B A A ++=++++)( 题1-6列出下列逻辑函数式的真值表。

⑴ C B A C B A C B A Y ++=⑵Q MNP Q P MN Q P MN PQ N M Q NP M PQ N M Y +++++=题1-7在下列各个逻辑函数表达式中,变量A 、B 、C 为哪几种取值时,函数值为1?⑴AC BC AB Y ++= ⑵C A C B B A Y ++=⑶))((C B A C B A Y ++++= ⑷C B A BC A C B A ABC Y +++=题1-8用逻辑代数的基本公式和常用公式将下列逻辑函数化为最简与或形式。

⑴ B A B B A Y ++=⑵C B A C B A Y +++=⑶B A BC A Y += ⑷D C A ABD CD B A Y ++= ⑸))((B A BC AD CD A B A Y +++= ⑹)()(CE AD B BC B A D C AC Y ++++= ⑺CD D AC ABC C A Y +++=⑻))()((C B A C B A C B A Y ++++++= 题1-9画出下列各函数的逻辑图。

数字逻辑课后习题答案(科学出版社_第五版)

数字逻辑课后习题答案(科学出版社_第五版)

第一章开关理论基础1.将下列十进制数化为二进制数和八进制数十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.1111 7.7479.43 10011001.0110111 231.3342.将下列二进制数转换成十进制数和八进制数二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153.将下列十进制数转换成8421BCD码1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014.列出真值表,写出X的真值表达式A B C X0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1 X=A BC+A B C+AB C+ABC5.求下列函数的值当A,B,C为0,1,0时:A B+BC=1(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,1,0时:A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,0,1时:A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=06.用真值表证明下列恒等式(1) (A⊕B)⊕C=A⊕(B⊕C)A B C (A⊕B)⊕C A⊕(B⊕C)0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 01 0 0 1 11 0 1 0 01 1 0 0 01 1 1 1 1所以由真值表得证。

(2)A⊕B⊕C=A⊕B⊕CA B C A⊕B⊕C A⊕B⊕C0 0 0 1 10 0 1 0 00 1 0 0 00 1 1 1 11 0 0 0 01 0 1 1 11 1 0 1 11 1 1 0 07.证明下列等式(1)A+A B=A+B证明:左边= A+A B=A(B+B)+A B=AB+A B+A B=AB+A B+AB+A B=A+B=右边(2)ABC+A B C+AB C=AB+AC证明:左边= ABC+A B C+AB C= ABC+A B C+AB C+ABC=AC(B+B)+AB(C+C)=AB+AC=右边(3)EDCCDACBAA)(++++=A+CD+E 证明:左边=EDCCDACBAA)(++++=A+CD+A B C+CD E=A+CD+CD E=A+CD+E=右边(4) C B A C B A B A ++=C B C A B A ++ 证明:左边=C B A C B A B A ++=C B A C AB C B A B A +++)( =C B C A B A ++=右边8.用布尔代数化简下列各逻辑函数表达式9.将下列函数展开为最小项表达式 (1) F(A,B,C) = Σ(1,4,5,6,7)(2) F(A,B,C,D) = Σ(4,5,6,7,9,12,14) 10.用卡诺图化简下列各式(1)C AB C B BC A AC F +++=化简得F=C(2)C B A D A B A D C AB CD B A F++++=F=D A B A +(3) F(A,B,C,D)=∑m (0,1,2,5,6,7,8,9,13,14)化简得F=D BC D C A BC A C B D C ++++(4) F(A,B,C,D)=∑m (0,13,14,15)+∑ϕ(1,2,3,9,10,11)化简得F=AC AD B A ++11.利用与非门实现下列函数,并画出逻辑图。

实验五 半加器和全加器

实验五 半加器和全加器

实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。

2(验证半加器、全加器、奇偶校验器的逻辑功能。

二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。

本实验中有全加器的逻辑功能的测试,又有半加器、全加器的逻辑设计。

通过实验要求熟练掌握组合逻辑电路的分析和设计方法。

实验中使用的二输入端四异或门的电路型号为74LS86,四位二进制全加器的型号为74LS83A,其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器,它接收两个四位二进制数(A~A,B~B),和一个进位输入(C),并对每一位产生二进制和14140 (Σ~Σ)输出,还有从最高有效位(第四位)产生的进位输出(C)。

该组件有144越过所有四个位产生内部超前进位的特点,提高了运算速度。

另外不需要对逻辑电平反相,就可以实现循环进位。

三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器,分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB,AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路,测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器,并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路,测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器,并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC,ABC,ABC,ABC00000 1 0 1 0C,ABC,ABC,ABC,ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0,,,,,,,,Y,AB,ABC,AB,ABC,A,BC,A,BC0 1 1 0 1 00001 0 1 0 1 ,,,,,,,A,BC,A,BC,A,B,C0001 1 1 1 1,,,,,,C,ABC,C,AB,ABC,AB,A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式,, Y,A,B,C0,, C,AB,A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路,测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。

数电课后习题答案

数电课后习题答案

思考题与习题思考题与习题第一章【1-1】(1)(1101)2= (13)10(2)(10111)2=(23)10 (3)(110011)2=(51)10 (4)(11.011)2=(3.375)10【1-2】(1)(35)10=(100011)2 (2)(168)10 =(10101000)2 (3)(19.85)10=(10011.11011)2(4)(199)10=(11000111)2【1-3】(1)(1011011682)()55()AD ==(2)(1110011011682)1()715()CD == (3)(11000111011682)36()1435()D == (4)(1010101111682)157()527()==【1-4】答:数字逻辑变量能取“1”,“0”值。

它们不代表数量关系,而是代表两种状态,高低电平.【1-5】答:数字逻辑系统中有“与”,“或”,“非”三种基本运算,“与”指只有决定事件发生的所有的条件都成立,结果才会发生,只要其中有一个条件不成立,结果都不会发生. “与“指只要所有的条件中有一个条件成立,结果就会发生,除非所有的条件都不成立,结果才不会发生. ”非“指条件成立,结果不成立。

条件不成立,结果反而成立。

【1-6】答:逻辑函数:指用与,或,非,等运算符号表示函数中各个变量之间逻辑关系的代数式子。

将由真值表写出逻辑函数表达式的方法: 1.在真值表中挑选出所有使函数值为1的变量的取值组合。

2.将每一个选出的变量取值组合对应写成一个由各变量相与的乘积项,在此过程中,如果某变量取值为1,该变量以原变量的形式出现在乘积项中,如果某变量取值为0,则该变量以反变量的形式出现在乘积项中。

3.将所有写出的乘积项相或,即可得到该函数的表达式。

【1-7】答:在n 输入量的逻辑函数中,若m 为包含n 个因式的乘积项,而且这n 个输入变量均以原变量或反变量的形式在m 中出现且仅出现一次,这m 称为该n 变量的一个最小项。

数字逻辑第2章-逻辑代数

数字逻辑第2章-逻辑代数
果将表达式中的所有“ · ”换成“+”, “+”换成“ · ”,“ 0”换成“ 1”,“ 1” 换成“0”,而变量保持不变,则可得到的 一个新的函数表达式Y‘,Y’称为函Y的对偶 函数。
例如:
Y AB CDE
Y A B C D E
Y AB C
Y ( A B )(C D E)
(B A) B

证明:由于(A B ) (A B) (A B A) B
A (B B)
A 1
1
而且(A B ) (A B) A B A A B B
00
0 所以,根据公理 5的唯一性可得到:
A B A B
A A
定理6:反演律
A B A B
A B A B
定理7:还原律
A B A B A ( A B ) ( A B ) A
定理8:冗余律
AB A C BC AB A C
( A B)(A C)(B C) ( A B)(A C)
A B B A 交换律: A B B A
公理2
( A B) C A ( B C ) 结合律: ( A B) C A ( B C )
公理3
公理4
A (B C) A B A C 分配律: A B C ( A B) ( A C )*
判断两个逻辑函数是否相等,通常有两种方法。
①列出输入变量所有可能的取值组合,并按逻 辑运算法则计算出各种输入取值下两个逻辑 函数的相应值,然后进行比较。
②用逻辑代数的公理、定律和规则进行证明。
2.2 逻辑代数的基本定理和重要规则

数字电子技术习题及答案

数字电子技术习题及答案

第一章 数字逻辑基础1-1. 将下列的二进制数转换成十进制数(1)、1011,(2)、10101,(3)、11111,(4)、1000011-2. 将下列的十进制数转换成二进制数(1)、8,(2)、27,(3)、31,(4)、1001-3. 完成下列的数制转换(1)、(255)10=( )2=( )16=( )8421BCD(2)、(11010)2=( )16=( )10=( )8421BCD(3)、(3FF )16=( )2=( )10=( )8421BCD(4)、(1000 0011 0111)8421BCD =()10=()2=()161-4. 完成下列二进制的算术运算(1)、1011+111,(2)、1000-11,(3)、1101×101,(4)、1100÷100 1-5. 设:AB Y 1=,B A Y 1+=,B A Y 1⊕=。

已知A 、B 的波形如图题1-5所示。

试画出Y 1、Y 2、Y 3对应A 、B 的波形。

图题1-51-6选择题1.以下代码中为无权码的为 。

A . 8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码2.以下代码中为恒权码的为 。

A .8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码3.一位十六进制数可以用 位二进制数来表示。

A . 1B . 2C . 4D . 164.十进制数25用8421BCD码表示为。

A.10 101B.0010 0101C.100101D.101015.在一个8位的存储单元中,能够存储的最大无符号整数是。

A.(256)10B.(127)10C.(FF)16D.(255)106.与十进制数(53.5)10等值的数或代码为。

A.(0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87.矩形脉冲信号的参数有。

A.周期B.占空比C.脉宽D.扫描期8.与八进制数(47.3)8等值的数为:A. (100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)29. 常用的BCD码有。

数字逻辑(第2版)毛法尧主编_高等教育出版社_课后习题答案

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第4-5章数字逻辑与数字系统设计复习题

第4-5章数字逻辑与数字系统设计复习题
A、4个B、8个C、10个D、16个
29、当74LS148的输入端 按顺序输入11011101时,输出 为(C)。
A、101B、010C、001D、110
30、译码器的输入量是(A)。
A、二进制B、八进制C、十进制D、十六进制
31、编码器的输出量是(A)。
A、二进制B、八进制C、十进制D、十六进制
32、组合逻辑电路一般由(A)组合而成
根据上述最简式画出相应逻辑电路图如下:
课后练习题
5.16解:
F1= AB + BC + AC= =m7+m3+m6+m5
=∑(m3,m5,m6,m7)
F2=∑(m1,m2,m4,m7)
电路如习题5.16图所示
题5.16图
5.17解:
8选1多路选择器选用74HC151,根据其输出与输入的逻辑方程:
F1= =
A、5 B、6 C、8 D、43
8、比较两个一位二进制数A和B,当A=B时输出F=1,则F的表达式是()。
A、F=ABB、 C、 D、F=A⊙B
9、设某函数的表达式F=A+B,若用四选一数据选择器来设计,则数据端D0D1D2D3的状态是()。(设A为高位)
A、0111 B、1000 C、1010 D、0101
A、门电路B、触发器C、计数器D、寄存器
33、以下哪个编码不能是二-十进制译码器的输入编码(B)
A 0000B 1010C 1001 D 0011
34、8线—3线优先编码器的输入为I0—I7,当优先级别最高的I7有效时,其输出 的值是(C)。
A.111 B.010 C. 000 D. 101
35、十六路数据选择器的地址输入(选择控制)端有(C)个。

(2021年整理)数字逻辑第五章

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第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 :具有:置0、置1、保持和翻转功能的触发器是( ).A:JK触发器B:SR触发器C:D触发器D:T触发器您选择的答案: 正确答案: A知识点:JK触发器的特性为:J=0, K=0时,Q状态为保持;J=0, K=1时,Q状态为置0;J=1, K=0时,Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 :对于JK触发器,输入J=0,K=1,CLK脉冲作用后,触发器的次态应为()。

A:0B:1C:Q'D:不确定您选择的答案: 正确答案: A知识点:JK触发器的特性为:J=1, K=1时,Q状态为翻转,即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 :有一个或非门构成的SR锁存器,欲使该锁存器保持原态即Q*=Q,则输入信号应为()。

A:S=R=0B:S=R=1C:S=1,R=0D:S=0,R=1您选择的答案:正确答案: A知识点:或非门构成的SR锁存器的特性为:R=1, S=0 Q*=0, Q*'=1,即锁存器被置0(0状态);R=0, S=1 Q*=1, Q*'=0,即锁存器被置 1(1状态);R=S=0, Q*=Q,即锁存器保持原态;R= S=1 Q*=Q*'=0,此为不允许输入。

数字逻辑推理智力题315例详细解答

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行政能力测试数字推理315道及详解1. 256 ,269 ,286 ,302 ,().307解析: 2+5+6=13 256+13=2692+6+9=17 269+17=2862+8+6=16 286+16=302=302+3+2=3072. 72 , 36 , 24 , 18 , ( ).16 C 解析:(方法一)相邻两项相除,72 36 24 18\ / \ / \ /2/1 3/2 4/3(分子与分母相差1且前一项的分子是后一项的分母)接下来貌似该轮到5/4,而18/=5/4. 选C3. 8 , 10 , 14 , 18 ,()A. 24B. 32C. 26D. 20分析:8,10,14,18分别相差2,4,4,?可考虑满足2/4=4/?则?=8所以,此题选18+8=264. 3 , 11 , 13 , 29 , 31 ,().53 C分析:奇偶项分别相差11-3=8,29-13=16=8×2,?-31=24=8×3则可得?=55,故此题选D5. -2/5,1/5,-8/750,()。

A 11/375B 9/375C 7/375D 8/375解析: -2/5,1/5,-8/750,11/375=>4/(-10),1/5,8/(-750),11/375=>分子 4、1、8、11=>头尾相减=>7、7分母 -10、5、-750、375=>分2组(-10,5)、(-750,375)=>每组第二项除以第一项=>-1/2,-1/2所以答案为A6. 16 , 8 , 8 , 12 , 24 , 60 , ( ).120 C分析:后项÷前项,得相邻两项的商为,1,,2,,3,所以选18010. 2 ,3 ,6 ,9 ,17 ,().23 C分析:6+9=15=3×53+17=20=4×5 那么2+?=5×5=25 所以?=2311. 3 ,2 ,5/3 ,3/2 ,()5 6 C.3/5 4分析:通分3/1 4/2 5/3 6/4 ----7/513. 20 ,22 ,25 ,30 ,37 ,().45分析:它们相差的值分别为2,3,5,7。

《数字逻辑》第5章作业与习题

《数字逻辑》第5章作业与习题
出现 010、100、101、110,为避免水泵产生误动作,应使 ABC、ABC、ABC、ABC 对应的输出{MS,ML}=2'b 00。
二、习题
1)填空题
1.在数字系统中,用二进制代码表示特定对象的过程称为
;n
位二进制编码器有 个输入,有 个输出。
2.将十进制数的十个数字编成二进制代码的过程叫做

个。
8.输出高电平有效的 4 线-16 线译码器的输入 A3~A0=1010 时,输出 Y15~
Y0=

9.全加器与半加器的区别是

10.当输入信号改变状态时,输出端可能出现虚假过渡干扰脉冲的现象叫做

2)单选题
1.在二进制译码器中,若输入有 4 位代码,则输出最多有( )信号。
①2个
②4个
③8个
④ 16 个
5.能实现从多个输入端中选出一路作为输出的电路称为( )。
① 触发器
②计数器
③ 数据选择器 ④ 译码器
6.把代码所表示的特定含义翻译出来的过程称为( )。
① 译码
② 编码
③ 数据选择 ④ 奇偶校验
7.用输出高电平有效的译码器实现组合逻辑电路时,还需或门
8.用输出低电平有效的译码器实现组合逻辑电路时,还需要( )。
① 与非门 ② 或非门 ③ 与门
④ 或门
9.半导体数码管的每个显示线段都是由( )构成的。
① 灯丝 ② 发光二极管 ③ 发光三极管 ④ 熔丝
3)问答与设计题
1. 组合逻辑电路在功能和电路组成上各有什么特点?
4
2. 二进制编码器和优先编码器各有何特点?优先编码器适于什么场合?试 举例说明。
3. 什么是数据选择器?数据选择器有什么功能和用途? 4. 什么是译码器?二进制译码器有哪些特点和用途? 5. 什么是奇偶校验器?奇偶校验器有什么功能和用途? 6. 常用的组合逻辑集成部件包括哪些类型? 7. 分析教材 P134 图 4.64 所示电路的逻辑功能,写出 Y1、Y2 的函数表达 式,列出真值表,并指出电路完成什么功能。 8. 用 Verilog HDL 设计 1 位全减器电路,设 X、Y、BI 分别为被减数、减 数、来自低位的借位,DO、BO 分别为差、向高位的借位。 9. 采用 function 块语句设计高电平有效的 8 线-3 线编码器,然后用函数调 用的方法实现此编码器电路。假设输入信号为 din[7:0],输出信号为 dout[2:0]。 10. 用 Verilog HDL 设计输出为低电平有效的 2 线-4 线译码器电路,使能信 号为低电平有效。 11. 分别用 assign 语句和 always 块中的赋值语句设计一个 4 位二进制数的加 /减运算电路。当控制信号 M=0 时进行加法运算,而 M=1 时进行减法运算。注 意加法运算时要考虑来自低位的进位输入和向高位的进位输出,减法运算时要考 虑来自低位的借位和向高位的借位。采用这两种语句赋值时,对变量的类型各有 什么要求? 12. 用 Verilog HDL 设计将余 3BCD 码转换成 8421BCD 码的码转换电路。 13. 分析下面 Verilog HDL 源程序,说明程序描述电路的功能。

数字逻辑--数字频率计的设计

数字逻辑--数字频率计的设计

滁州学院课程设计报告课程名称:数字逻辑课程设计设计题目:数字频率计的设计系别:网络与通信工程系专业:网络工程组别:第四组起止日期:2012年5月28日~ 2012年6月22日指导教师:计算机与信息工程学院二○一二年制课程设计任务书目录1 引言 (2)2 设计要求 (2)2.1题目 (2)2.2系统结构要求 (2)2.3制作要求 (2)2.4扩展指标 (2)2.5运行环境 (2)2.6设计条件 (2)2.7元件介绍 (3)①计数显示器 (3)②74160N (4)③7473N (5)④XFG1 (6)3 整体设计方案 (7)4 详细分析 (8)4.1单元电路设计 (8)4.2控制电路 (8)4.3关于JK触发器 (9)4.4测试 (10)5 调试与操作说明 (10)5.1第一次仿真 (11)5.2第二次仿真 (11)5.3第三次仿真 (12)5.4第四次仿真 (12)6 课程设计总结 (13)7 致谢 (14)8 参考文献 (14)1 引言数字频率计是近代电子技术领域的重要测量工具之一,同时也是其他许多领域广泛应用的测量仪器。

数字频率计是在基准时间内把测量的脉冲数记录下来,换算成频率并以数字的形式显示出来。

数字频率计应用于测量信号(方波、正玄波或其他周期信号)的频率,并用十进制数显示。

它具有精度高、测量速度快、读数直观、使用方便等优点。

2 设计要求2.1题目频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。

其扩展功能可以测量信号的周期和脉冲宽度。

①频率测量范围:1HZ~10HZ。

②数字显示位数:四位静态十进制数显示被测信号的频率。

2.2系统结构要求数字频率计的整体结构要求如图所示。

图中被测信号为外部信号,送入测量电路进行处理、测量,档位转换用于选择测试的项目—频率、周期或脉宽,若测量频率则进一步选择档位2.3制作要求①被测信号波形:正弦波、三角波和矩形波。

②测量频率范围:1Hz~10kHz。

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时,恒定电流源视为。

答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。

答案:增益3.模拟集成电路设计中可使用大信号分析方法的是()。

答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是:。

答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是:。

答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目,约每隔:个月便会增加一倍,性能也将提升一倍。

答案:187.MOS管的小信号模型中,体现沟长调制效应的参数是()。

答案:8.工作在饱和区的MOS管,可以被看作是一个。

答案:电压控制电流源9.下图中的MOS管工作在区(假定Vth=0.7V)。

【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。

答案:与MOS管电流无关11.工作在区的MOS管,其跨导是恒定值。

答案:饱和12.MOS管中相对最大的寄生电容是。

答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。

答案:沟长调制14.题1-1-4 摩尔定律之后,集成电路发展有三条主线,以下不是集成电路发展主线的是:。

答案:SoC15.题1-1-5 单个芯片上集成约50万个器件,按照规模划分,该芯片为:。

答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。

答案:194717.题1-1-7 年发明了世界上第一块集成电路。

答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是:。

答案:胡正明19.题1-1-9 集成电路代工产业的缔造者:。

答案:张忠谋20.题1-1-10 世界第一块集成电路发明者:。

答案:基尔比21.MOS管一旦出现现象,此时的MOS管将进入饱和区。

答案:夹断22.MOS管从不导通到导通过程中,最先出现的是。

答案:耗尽23.在CMOS模拟集成电路设计中,我们一般让MOS管工作在区。

数字电子技术实验指导

数字电子技术实验指导

实验一. 数字逻辑电路仪器仪表的使用与脉冲信号的测量一.实验目的1.学会数字电路实验装置的使用方法2.学会双综示波器的使用方法3.掌握脉冲信号的测量方法二. 预习要求1.认真阅读(数字电路实验须知)2.阅读数字逻辑电路实验常用基本仪器仪表的使用方法3.熟悉脉冲信号的参数三.主要仪器仪表、材料数字逻辑电路实验装置、双踪示波器、数字万用表、74LS04四.实验内容及步骤1.脉冲信号周期和幅值的测量将双综示波器的Y1输入连接1KHz、0.5V的测试方波信号,Y1置0.1V档、Y2置0.2V档。

调整示波器相应的开关和旋钮,在示波器上显示出稳定的Y1、Y2两路信号。

分别用示波器的0.1ms、0.5ms、1ms时间档测量及记录波形,填表1-1表1-11.直流电平测量(1)用示波器Y1输入端连接数字逻辑电路实验装置的逻辑电平,分别用0.5V、1V、2V、5V幅度档测量并记录,填表1-2表1-2(2) 用示波器Y1输入端连接数字逻辑电路实验装置的单脉冲,1V幅度档测量并记录,填表1-3。

表1-3(3) 用数字万用表的5V直流电压档分别测量并记录数字逻辑电路实验装置的单脉冲、逻辑电平信号,填表1-4。

表1-41.逻辑门电路传输延时时间t pd 的测量用反相器接图1,输入1MHz 方波信号,用双综示波器测试电路输入信号、输出信号的相位差,计算每个门的平均传输延时时间t pd 。

Vi Vo五.实验报告要求 1、实验目的2、实验仪器、仪表、材料3、电路原理图、制作测试数据表、画出波形图等4、回答问题:简述示波器和数字逻辑电路实验装置的功能和使用方法。

实验二.门电路逻辑功能及测试一.实验目的1.掌握门电路逻辑功能及测试方法2.熟悉数字电路实验装置的使用方法3.熟悉双踪示波器的使用方法 二.预习要求1.复习门电路工作原理及相应的逻辑表达式2.熟悉所用集成电路的引线位置及各引线用途3.了解双踪示波器和数字电路实验装置 三.实验仪器及材料1.数字电路实验装置2.双踪示波器3.数字万用表4.器件:74LS00 74LS86 74LS04 四.实验内容及步骤1.TTL 与非门逻辑功能测试(1)将74LS00插入面包板,按图1-1接线,输入端A 、B 接S1、S2电平开关的输入插口,输出端Y 接电平显示LED 的输入插口。

数字逻辑(第2版)习题答案

数字逻辑(第2版)习题答案

毛法尧第二版习题一1.1 把下列不同进‎制数写成按权‎展开式:⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进‎制表达式的运‎算:1.3 将下列二进制‎数转换成十进‎制数、八进制数和十‎六进制数:⑴(111010‎1)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101‎)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125‎)10⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制‎数转换成二进‎制数、八进制数和十‎六进制数,精确到小数点‎后5位:⑴(29)10=(1D)16=(11101)2=(35)8⑵(0.207)10=(0.34FDF)16=(0.00111)2=(0.15176)8采用0舍1入‎规则⑶(33.333)10=(21.553F7)16=(100001‎.01011)2=(41.25237)81.5 如何判断一个‎二进制正整数‎B=b6b5b4‎b3b2b1‎b0能否被(4)10整除?解: 一个二进制正‎整数被(2)10除时,小数点向左移‎动一位, 被(4)10除时,小数点向左移‎动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数‎B=b6b5b4‎b3b2b1‎b0能被(4)10整除.1.6 写出下列各数‎的原码、反码和补码:⑴0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶-10110[-10110]原=110110‎; [-10110]反=101001‎; [-10110]补=101010‎1.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完‎成如下运算:⑴000010‎1-001101‎0[000010‎1-001101‎0]原=100101‎01;∴000010‎1-001101‎0=-001010‎1。

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组合运算电路(校验,比较,加减)
基本设计方法
查表式设计:根据真值表进行整体设计,并行运算;
速度快,电路复杂;
迭代式设计:将运算拆分为标准单元进行设计,再进行串行组合运算;
电路简单,速度慢;
异或门
+

=
⊕不同时输出1,相同时输出0;
⋅'
X
X'
X
Y
Y
Y
逻辑关系与结构:p.290 图5-71
符号表达:p.290 图5-72
奇偶校验电路
功能:判断数据串中1的个数,奇数个时输出1,偶数个时输出0; 迭代单元:采用异或门进行迭代级联:
输入D i ,Y i-1;输出Y i
1-⊕=i i i Y D Y
第一级输入:D0,0; p.291 图5-74
集成器件: 74x280
p.291 图5-75
比较器
对2个长度相等的数据串比较,判断是否相等或数值大小;相等比较器
功能:相等时输出0,不相等时输出1;
1位相等比较异或门(异或非门)
多位相等比较:并行比较--异或门阵列+或门
p.297 图5-78
迭代比较:逐位比较并传递结果,适合于串行数据比较;
单元模块设计:输入Ai ,Bi ,Yi-1;输出Yi
()1-+⊕=i i i i Y B A Y
p.298 图5-80 (注意:此图输出定义与以上讨论相反)
数值比较器
功能:用3个输出分别表达大于,小于和等于的结果; 迭代单元:低位输入Gi-1,Li-1 ,本位输入 Ai ,Bi ; 输出:Gi ,Li ;
()1-⋅'
⊕+'⋅=i i i i i i G B A B A G
()1-⋅'⊕+⋅'=i i i i i i L B A B A L
集成比较器
74x85 4位数值比较;
提供大于,等于和小于的输入/输出端口,可进行级联;
p.298 图5-81
加法器
功能:两个二进制数据(输入)相加,得出数量和(输出) 半加器 :不考虑低位进位 输入:2位 输出:2位 全加器:(迭代单元) 考虑低位进位
输入:3位 加数X 和Y ,低位进位CIN 输出:2位 本位和S ,进位COUT
i i i i C I N Y X S ⊕⊕= C I N B C I N A B A C O U T
i i i i i ⋅+⋅+⋅= 逻辑图和符号 P.305 图5-86
串行进位加法器
由多个全加器迭代构成
P.305 图5-87
特点:电路结构简单;延迟时间长,速度慢;
先行进位加法器
解决进位信号的传递问题
方案:设计一个组合电路直接由输入生成各进位信号,送入各一位加法器的输入端
P.307 图5-89
P.309 图5-91
加法器的应用
利用全加器构成全减器
对应关系及变化:
被加数—被减数不变;
加数—减数改为低电平有效;
进位输入/输出—借位输入/输出改为低电平有效;
本位和—本位差不变;
P.306 图5-88
利用4位加法器实现编码转换
余3码= 8421码+ 0011
习题:
1设计每次处理2位的相等比较器迭代单元,该单元有1个输出Y 和5个输入C,A1,A0,B1,B0;当A与B不相等时输出为1,相等时输出与C相同;写出输出函数的最小积之和表达式。

2设计每次处理2位的加法器迭代单元,该单元有3个输出S1,S0,CO,5个输入CI,A1,A0,B1,B0;S为当相加的本位和,CO 为向高位的进位,CI为来自低位的进位;写出各输出函数的最小积之和表达式。

3 利用74x138和与非门设计全加器;写出各输出函数的最小项和表达式,画出电路连接图。

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