计算机体系结构-第7章 多处理机
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第7章 多处理机
主 CPU
主存
CIOP
高速系统总线 BIOP NIOP GIOP
ACOP
CIOP----字符处理机 BIOP----数组处理机 NIOP----网络处理机 GIOP----图形处理机 ACOP----向量加速处理机
图7.5 异构非对称式多处理机的一般结构
第7章 多处理机
2. 松耦合(loosely coupled)多处理机 松耦合多处理机是通过消息传递方式来实现处理机间的相互通 信的。 而每台处理机是由一个独立性较强的计算机模块组成，该模 块由处理器、较大容量的本地存储器(在运算时所需的绝大部分的 指 令 和 数 据 均 取 自 本 地 存 储 器 ) 、 I/O 设 备 以 及 与 消 息 传 递 系 统 (Message Transfer System，MTS)相连的接口组成。当不同模块上 运行的进程间需要通信时，可通过网络接口电路及消息传递系统 进行信息交换。由于这种相互间的耦合程度是很松散的，因此称 之为松耦合多处理机。 松耦合多处理机可分为非层次式和层次式两种结构。
第7章 多处理机
(5)合理地进行资源分配和任务调度。 在MIMD多处理机中，由于任务的大小不相同， 各处理机的速度也可能不相同(如异构型多处理机系统)， 互连网络的拓扑结构和通信延迟在不同的多处理机中 也有很大的差别，在执行并发任务时，并不是使用的 处理机个数越多，系统获得的性能就越高。因此需要 采用软件手段，合理地进行资源分配和任务调度，否 则系统性能将受较大影响。而在SIMD并行处理机中， 程序员只需用屏蔽的手段来设置部分处理单元为不活 跃状态，来控制实际参加并行操作的处理单元数目。
因此，Cm*是一个三层总线多处理机，三级的访 存时间分别为：计算机模块内3.5μs，计算机模块群内 9.3μs，而群间则为26μs。
第7章 多处理机
群间双总线
Km a p
Km a p 地址映象开关 MA P 总线
Km a p
Cm Cm ··· Cm 计算机模块群
Cm
··· Cm
Cm Cm ··· Cm
第7章 多处理机
紧耦合多处理机按所用处理机类型是否相同可分为同构型和异 构型多处理机。
(1)同构对称式多处理机 Sequent公司生产的Balance多处理机就是同构对称式的，
它的结构如图7.4所示。处理机数为2～32个，共享存储器模 块数为1～6个。其中，每台处理机由80386微处理器和浮点 运算器Weitek1167FPU组成，并带有64KB的Cache。存储器 由8MB（可扩充到48MB）的存储器模块和一个存储控制器 组成。各处理机和存储器模块均与系统总线相连，系统总线 还通过总线适配器与Ethernet局域网、SCSI相连，或通过磁 盘控制器与磁盘相连。此外，系统总线还可借助总线适配器 和Multibus与远程网相连。
P/C
LM
I/O
NIC
NIC
消息传递系统 MTS
P/C：微处理器/Cache I/O：I/O 设备 NIC：网络接口电路 LM：本地存储器
图7.6 松耦合非层次式多处理机系统的典型结构
第7章 多处理机
(2)层次式松耦合多处理机 在层次式松耦合多处理机中采用了多级总线实现 层次连接。
图7.7中示出了卡内基-梅隆大学研制的由50个LSI11小型机组成的Cm*层次式松耦合多处理机。
第7章 多处理机
(4)并发执行的进程间的同步需要采取特殊措施，以保持程序 所要求的正确顺序。
由于MIMD多处理机实现的是作业、任务和程序级的并行性， 一般来说，各处理机在同一时刻执行的是不同的指令。并行任务 派生后，由于空闲处理机的限制使得所有的新任务不一定能同时 投入运行，又加上各并发进程之间可能存在数据相关、控制相关 等，为保持程序所要求的正确顺序，必须采取特殊的措施来实现 并发进程间的同步。如采用数据同步(信号量、锁、生产者-消费 者)、控制同步(路障、临界区)等。而在SIMD并行处理机中，由于 所有的处理单元在同一控制器控制下，同时执行同一条指令的功 能，工作是自然同步的。
紧耦合多处理机按所用处理机类型是否相同可分 为同构型和异构型多处理机。
第7章 多处理机
PPIN
LMP
PP
· · ·
I/O 通道 D1
·
PIOIN
·
·
LM1
P1
Dd
CM1
··· CMP
PMIN
SM1
SMm
LM：本地存储器 CM：Cache 存储器 SM：共享存储器 P：处理机 D：外部设备
图7.1 紧耦合多处理机系统的典型结构
Tcomp
k i 1
T1(i) min(DOPi , N )
(7.2)
第7章 多处理机
由式7.2可以看出，当处理器的个数N趋于无穷大 时，应用程序的并行度越高，计算所需的时间越短； 若应用程序的并行度DOP趋于无穷大时，处理器的个 数N越大，计算所需的时间越短。 Tpar主要与操作系统有关，它主要包括以下几个方面：
第7章 多处理机
7.1.1 多处理机的特点 MIMD多处理机的主要特点都是相对于SIMD并行处理机而言
的，主要表现在以下几个方面： (1)具有更大的灵活性和更强的通用性。 由于在MIMD多处理机中各结点是一台独立的处理机，可以
与其它处理机共享主存储器或采用分布式存储器，因而在不同的 处理机上可并行执行不同的作业、任务或程序段，所以MIMD多 处理机适宜于求解通用算法。
最基本的计算机模块Cm中有自己的LSI-11总线， 通过开关S经MAP总线与其它Cm相连。每个MAP总线 可连接多达14个计算机模块Cm，构成一个计算机模块 群(cluster)，模块群内的各处理机用较低的通信开销实 现数据共享。
第7章 多处理机
与MAP总线相连的Kmap是系统内各计算机模块群 间的连接器，而各模块群间的连接是通过群间双总线 实现的，采用双总线的主要目的是为了提高系统的可 靠性。
第7章 多处理机
(3)并行任务派生需要用显式的专用指令来表示。 在MIMD多处理机中，一个程序当中就存在多个并发 的程序段，需要专用的指令来表示它们的并发关系以 控制它们的并发执行，以便一个任务开始被执行时就 能派生出可与它并行执行的另一些任务。这个过程称 为并行任务派生。
派生出的新任务被分配到其它处理机上去并行执 行，若处理机的数量不够，那些暂时不能分配到空闲 处理机的任务就进入排队器，等待即将释放的处理机。 在SIMD并行处理机中，并行操作由单独指令表示和控 制，故不需要设置专用的指令。
S LSI -11 总线
计算机模块内部结构
P
M I/O
Cm
图7.7 Cm*层次式松耦合多处理机
第7章 多处理机
在松耦合多处理机中，由于各计算机模块实际上 是一台完整的计算机，各计算机除了带有本地存储器 外，一般都设有Cache存储器，因此与紧耦合多处理机 一样，要解决多处理机Cache之间、Cache与主存之间 的一致性问题。
第7章 多处理机
下面我们以阶段并行模型来介绍在N个处理器上并行 执行应用程序所需的总的时间。首先来了解一下有关 并行度DOP(Degree of Parallelism)的概念，所谓并行度 是指应用程序的某个阶段可开发的最大并行性，它主 要与程序的数据相关性有关。
设顺序程序C由一串k个分计算阶段C1，C2，…，Ck 所组成，步Ci的计算工作负载为Wi百万浮点操作 (Mflop)且在单处理器上需用T1(i)秒，它的并行度为 DOPi，如图7.21所示。
第7章 多处理机
紧耦合多处理机的典型结构如图7.1所示。系统由 m个共享存储器模块，p台处理机和d个I/O通道组成， 每台处理机可以拥有一个Cache存储器或一个小容量的 本地存储器。用三个互连网络PPIN(处理机-处理机)、 PMIN(处理机-主存)和PIOIN(处理机-I/O通道)将所有的 处理机、共享存储器模块，以及I/O通道连接起来。
第7章 多处理机
(1)非层次式松耦合多处理机 图7.6是一个典型的通过消息传递系统进行互连的松耦合非层 次式多处理机。
该系统有N个计算机模块（或称结点）。每个计算机模块由 微处理器/Cache、本地存储器LM和一组I/O设备组成。各计算机 模块的进程之间通过网络接口电路NIC(Network Interface Circuitry) 和消息传递系统进行通信。
因此，在结构上，多处理机中的每个结点都应该是一 台能独立执行指令的处理机，而不只是一个简单的处理单 元，各处理机之间通过总线或互连网络实现通信；
第7章 多处理机
在算法上，不再限于数组和向量中的数据并行性， 还要挖掘和实现更多通用算法中隐含的并行性；
在系统管理上，要更多地依靠软件手段有效解决 资源管理，特别是粒度的组合与调度、多处理机调度、 进程的同步和通信等，这些内容将在后面的章节中详 细介绍。
总线适配器 远程网(x.25)
图7.4 Sequent的Balance同构对称式多处理机
第7章 多处理机
(2)异构非对称式多处理机 异构非对称式多处理机的一般结构如图7.5所示。 其中主CPU所用的处理机可不同于从机中的处理机。 从机中CIOP处理机与字符外设相连，BIOP与数组外设 相连，NIOP及GIOP分别为网络及图形处理机，ACOP 为向量加速处理机。
第7章 多处理机
7.3 程序的划分和调度
7.3.1 粒度的组合和调度 在并行程序设计中会涉及两个基本问题：
(1)如何能将一个程序划分为并行分支、程序模块、微任 务或颗粒以便获得尽可能短的运行时间；
(2)在计算中最佳的并行粒度为多大。 这种粒度问题既要求测定并行程序中的颗粒（或微
任务）数目，又要求测定颗粒的大小。
其中的NIC通常是由通道和仲裁开关CAS(Channel and Arbiter Switch)组成，用于对两个或多个计算机模块同时请求访问MTS的 某个物理段时进行仲裁。按照一定的算法，选择其中一个请求并 延迟其它的请求，直至被选择的请求服务完成。
第7章 多处理机
计算机模块 1
P/C
LM
I/O
计算机模块 N
另外，它能灵活地开发数据并行性和功能并行性，而SIMD并 行处理机只能开发数组和向量中存在的数据并行性，因此其通用 性较差。
第7章 多处理机
(2)主要开发高层次作业及任务级并行性。对于高 层次的并行性开发，通常是通过算法和程序设计语言 来描述程序中的显式并行性，或通过编译器、操作系 统和硬件来开发程序中存在的隐式并行性。而SIMD并 行处理机则主要是开发低层次，即操作一级的并行性。
第7章 多处理机
7.1.2 多处理机的硬件结构 多处理机在系统结构上可分为两类：紧耦合多处
理机和松耦合多处理机。 1. 紧耦合(tightly coupled)多处理机 紧耦合多处理机是通过共享主存来实现处理机间
的通信的。各处理机与主存之间通过一个互连网络连 接。在这种系统中，处理机间的数据通信速率将受限 于主存的带宽，而处理机的数目受限于处理机-主存互 连网络带宽以及多台处理机同时访问主存所引起的冲 突概率。
第7章 多处理机
80386CPU Weitek1167FPU
···
80386CPU Weitek1167FPU
MEM
MEM
···
8MB
8MB
64KBCache
64KBCache
存储控制器
存储控制器
系统总线
总线适配器
磁盘控制器
总线适配器
Ethernet 局域网
SCSI ··· I/O
磁盘
磁盘
Multibus
第7章 多处理机
阶段 C1：
W1 T1(1) DOP1
交互
· · ···· ·
··
·
··
·
阶段 Ci：
Wi
T1(i)
· ·
···· · ·
DOPi ·
·
交互 · · ·
阶段 Ck：
Wk T1(k) DOPk
图7.21 应用程序的阶段并行模型
第7章 多处理机
则在N个处理器上总的并行处理时间为：
Tpp Tcomp Tpar Tinteract (7.1) 其中，Tcomp表示总的并行计算时间，Tpar表示所有的 并行性开销，Tinteract表示所有的交互开销。 在图7.21中，总的并行计算时间
第7章 多处理机
第7章 多处理机
7.1 多处理机结构 7.2 多处理机的Cache一致性 7.3 程序的划分和调度 7.4 多处理机性能模型 7.5 并行机的发展趋势 习题7
第7章 多处理机
7.1 多处理机结构
多处理机属于MIMD系统，它与第5章介绍的SIMD并 行处理机有很大的差别，所有的差别归根结底来源于两者 开发的并行性等级不同。多处理机实现的是作业、任务之 间的并行，粒度组合主要为粗粒度和中粒度。
第7章 多处理机
主 CPU
主存
CIOP
高速系统总线 BIOP NIOP GIOP
ACOP
CIOP----字符处理机 BIOP----数组处理机 NIOP----网络处理机 GIOP----图形处理机 ACOP----向量加速处理机
图7.5 异构非对称式多处理机的一般结构
第7章 多处理机
2. 松耦合(loosely coupled)多处理机 松耦合多处理机是通过消息传递方式来实现处理机间的相互通 信的。 而每台处理机是由一个独立性较强的计算机模块组成，该模 块由处理器、较大容量的本地存储器(在运算时所需的绝大部分的 指 令 和 数 据 均 取 自 本 地 存 储 器 ) 、 I/O 设 备 以 及 与 消 息 传 递 系 统 (Message Transfer System，MTS)相连的接口组成。当不同模块上 运行的进程间需要通信时，可通过网络接口电路及消息传递系统 进行信息交换。由于这种相互间的耦合程度是很松散的，因此称 之为松耦合多处理机。 松耦合多处理机可分为非层次式和层次式两种结构。
第7章 多处理机
(5)合理地进行资源分配和任务调度。 在MIMD多处理机中，由于任务的大小不相同， 各处理机的速度也可能不相同(如异构型多处理机系统)， 互连网络的拓扑结构和通信延迟在不同的多处理机中 也有很大的差别，在执行并发任务时，并不是使用的 处理机个数越多，系统获得的性能就越高。因此需要 采用软件手段，合理地进行资源分配和任务调度，否 则系统性能将受较大影响。而在SIMD并行处理机中， 程序员只需用屏蔽的手段来设置部分处理单元为不活 跃状态，来控制实际参加并行操作的处理单元数目。
因此，Cm*是一个三层总线多处理机，三级的访 存时间分别为：计算机模块内3.5μs，计算机模块群内 9.3μs，而群间则为26μs。
第7章 多处理机
群间双总线
Km a p
Km a p 地址映象开关 MA P 总线
Km a p
Cm Cm ··· Cm 计算机模块群
Cm
··· Cm
Cm Cm ··· Cm
第7章 多处理机
紧耦合多处理机按所用处理机类型是否相同可分为同构型和异 构型多处理机。
(1)同构对称式多处理机 Sequent公司生产的Balance多处理机就是同构对称式的，
它的结构如图7.4所示。处理机数为2～32个，共享存储器模 块数为1～6个。其中，每台处理机由80386微处理器和浮点 运算器Weitek1167FPU组成，并带有64KB的Cache。存储器 由8MB（可扩充到48MB）的存储器模块和一个存储控制器 组成。各处理机和存储器模块均与系统总线相连，系统总线 还通过总线适配器与Ethernet局域网、SCSI相连，或通过磁 盘控制器与磁盘相连。此外，系统总线还可借助总线适配器 和Multibus与远程网相连。
P/C
LM
I/O
NIC
NIC
消息传递系统 MTS
P/C：微处理器/Cache I/O：I/O 设备 NIC：网络接口电路 LM：本地存储器
图7.6 松耦合非层次式多处理机系统的典型结构
第7章 多处理机
(2)层次式松耦合多处理机 在层次式松耦合多处理机中采用了多级总线实现 层次连接。
图7.7中示出了卡内基-梅隆大学研制的由50个LSI11小型机组成的Cm*层次式松耦合多处理机。
第7章 多处理机
(4)并发执行的进程间的同步需要采取特殊措施，以保持程序 所要求的正确顺序。
由于MIMD多处理机实现的是作业、任务和程序级的并行性， 一般来说，各处理机在同一时刻执行的是不同的指令。并行任务 派生后，由于空闲处理机的限制使得所有的新任务不一定能同时 投入运行，又加上各并发进程之间可能存在数据相关、控制相关 等，为保持程序所要求的正确顺序，必须采取特殊的措施来实现 并发进程间的同步。如采用数据同步(信号量、锁、生产者-消费 者)、控制同步(路障、临界区)等。而在SIMD并行处理机中，由于 所有的处理单元在同一控制器控制下，同时执行同一条指令的功 能，工作是自然同步的。
紧耦合多处理机按所用处理机类型是否相同可分 为同构型和异构型多处理机。
第7章 多处理机
PPIN
LMP
PP
· · ·
I/O 通道 D1
·
PIOIN
·
·
LM1
P1
Dd
CM1
··· CMP
PMIN
SM1
SMm
LM：本地存储器 CM：Cache 存储器 SM：共享存储器 P：处理机 D：外部设备
图7.1 紧耦合多处理机系统的典型结构
Tcomp
k i 1
T1(i) min(DOPi , N )
(7.2)
第7章 多处理机
由式7.2可以看出，当处理器的个数N趋于无穷大 时，应用程序的并行度越高，计算所需的时间越短； 若应用程序的并行度DOP趋于无穷大时，处理器的个 数N越大，计算所需的时间越短。 Tpar主要与操作系统有关，它主要包括以下几个方面：
第7章 多处理机
7.1.1 多处理机的特点 MIMD多处理机的主要特点都是相对于SIMD并行处理机而言
的，主要表现在以下几个方面： (1)具有更大的灵活性和更强的通用性。 由于在MIMD多处理机中各结点是一台独立的处理机，可以
与其它处理机共享主存储器或采用分布式存储器，因而在不同的 处理机上可并行执行不同的作业、任务或程序段，所以MIMD多 处理机适宜于求解通用算法。
最基本的计算机模块Cm中有自己的LSI-11总线， 通过开关S经MAP总线与其它Cm相连。每个MAP总线 可连接多达14个计算机模块Cm，构成一个计算机模块 群(cluster)，模块群内的各处理机用较低的通信开销实 现数据共享。
第7章 多处理机
与MAP总线相连的Kmap是系统内各计算机模块群 间的连接器，而各模块群间的连接是通过群间双总线 实现的，采用双总线的主要目的是为了提高系统的可 靠性。
第7章 多处理机
(3)并行任务派生需要用显式的专用指令来表示。 在MIMD多处理机中，一个程序当中就存在多个并发 的程序段，需要专用的指令来表示它们的并发关系以 控制它们的并发执行，以便一个任务开始被执行时就 能派生出可与它并行执行的另一些任务。这个过程称 为并行任务派生。
派生出的新任务被分配到其它处理机上去并行执 行，若处理机的数量不够，那些暂时不能分配到空闲 处理机的任务就进入排队器，等待即将释放的处理机。 在SIMD并行处理机中，并行操作由单独指令表示和控 制，故不需要设置专用的指令。
S LSI -11 总线
计算机模块内部结构
P
M I/O
Cm
图7.7 Cm*层次式松耦合多处理机
第7章 多处理机
在松耦合多处理机中，由于各计算机模块实际上 是一台完整的计算机，各计算机除了带有本地存储器 外，一般都设有Cache存储器，因此与紧耦合多处理机 一样，要解决多处理机Cache之间、Cache与主存之间 的一致性问题。
第7章 多处理机
下面我们以阶段并行模型来介绍在N个处理器上并行 执行应用程序所需的总的时间。首先来了解一下有关 并行度DOP(Degree of Parallelism)的概念，所谓并行度 是指应用程序的某个阶段可开发的最大并行性，它主 要与程序的数据相关性有关。
设顺序程序C由一串k个分计算阶段C1，C2，…，Ck 所组成，步Ci的计算工作负载为Wi百万浮点操作 (Mflop)且在单处理器上需用T1(i)秒，它的并行度为 DOPi，如图7.21所示。
第7章 多处理机
紧耦合多处理机的典型结构如图7.1所示。系统由 m个共享存储器模块，p台处理机和d个I/O通道组成， 每台处理机可以拥有一个Cache存储器或一个小容量的 本地存储器。用三个互连网络PPIN(处理机-处理机)、 PMIN(处理机-主存)和PIOIN(处理机-I/O通道)将所有的 处理机、共享存储器模块，以及I/O通道连接起来。
第7章 多处理机
(1)非层次式松耦合多处理机 图7.6是一个典型的通过消息传递系统进行互连的松耦合非层 次式多处理机。
该系统有N个计算机模块（或称结点）。每个计算机模块由 微处理器/Cache、本地存储器LM和一组I/O设备组成。各计算机 模块的进程之间通过网络接口电路NIC(Network Interface Circuitry) 和消息传递系统进行通信。
因此，在结构上，多处理机中的每个结点都应该是一 台能独立执行指令的处理机，而不只是一个简单的处理单 元，各处理机之间通过总线或互连网络实现通信；
第7章 多处理机
在算法上，不再限于数组和向量中的数据并行性， 还要挖掘和实现更多通用算法中隐含的并行性；
在系统管理上，要更多地依靠软件手段有效解决 资源管理，特别是粒度的组合与调度、多处理机调度、 进程的同步和通信等，这些内容将在后面的章节中详 细介绍。
总线适配器 远程网(x.25)
图7.4 Sequent的Balance同构对称式多处理机
第7章 多处理机
(2)异构非对称式多处理机 异构非对称式多处理机的一般结构如图7.5所示。 其中主CPU所用的处理机可不同于从机中的处理机。 从机中CIOP处理机与字符外设相连，BIOP与数组外设 相连，NIOP及GIOP分别为网络及图形处理机，ACOP 为向量加速处理机。
第7章 多处理机
7.3 程序的划分和调度
7.3.1 粒度的组合和调度 在并行程序设计中会涉及两个基本问题：
(1)如何能将一个程序划分为并行分支、程序模块、微任 务或颗粒以便获得尽可能短的运行时间；
(2)在计算中最佳的并行粒度为多大。 这种粒度问题既要求测定并行程序中的颗粒（或微
任务）数目，又要求测定颗粒的大小。
其中的NIC通常是由通道和仲裁开关CAS(Channel and Arbiter Switch)组成，用于对两个或多个计算机模块同时请求访问MTS的 某个物理段时进行仲裁。按照一定的算法，选择其中一个请求并 延迟其它的请求，直至被选择的请求服务完成。
第7章 多处理机
计算机模块 1
P/C
LM
I/O
计算机模块 N
另外，它能灵活地开发数据并行性和功能并行性，而SIMD并 行处理机只能开发数组和向量中存在的数据并行性，因此其通用 性较差。
第7章 多处理机
(2)主要开发高层次作业及任务级并行性。对于高 层次的并行性开发，通常是通过算法和程序设计语言 来描述程序中的显式并行性，或通过编译器、操作系 统和硬件来开发程序中存在的隐式并行性。而SIMD并 行处理机则主要是开发低层次，即操作一级的并行性。
第7章 多处理机
7.1.2 多处理机的硬件结构 多处理机在系统结构上可分为两类：紧耦合多处
理机和松耦合多处理机。 1. 紧耦合(tightly coupled)多处理机 紧耦合多处理机是通过共享主存来实现处理机间
的通信的。各处理机与主存之间通过一个互连网络连 接。在这种系统中，处理机间的数据通信速率将受限 于主存的带宽，而处理机的数目受限于处理机-主存互 连网络带宽以及多台处理机同时访问主存所引起的冲 突概率。
第7章 多处理机
80386CPU Weitek1167FPU
···
80386CPU Weitek1167FPU
MEM
MEM
···
8MB
8MB
64KBCache
64KBCache
存储控制器
存储控制器
系统总线
总线适配器
磁盘控制器
总线适配器
Ethernet 局域网
SCSI ··· I/O
磁盘
磁盘
Multibus
第7章 多处理机
阶段 C1：
W1 T1(1) DOP1
交互
· · ···· ·
··
·
··
·
阶段 Ci：
Wi
T1(i)
· ·
···· · ·
DOPi ·
·
交互 · · ·
阶段 Ck：
Wk T1(k) DOPk
图7.21 应用程序的阶段并行模型
第7章 多处理机
则在N个处理器上总的并行处理时间为：
Tpp Tcomp Tpar Tinteract (7.1) 其中，Tcomp表示总的并行计算时间，Tpar表示所有的 并行性开销，Tinteract表示所有的交互开销。 在图7.21中，总的并行计算时间
第7章 多处理机
第7章 多处理机
7.1 多处理机结构 7.2 多处理机的Cache一致性 7.3 程序的划分和调度 7.4 多处理机性能模型 7.5 并行机的发展趋势 习题7
第7章 多处理机
7.1 多处理机结构
多处理机属于MIMD系统，它与第5章介绍的SIMD并 行处理机有很大的差别，所有的差别归根结底来源于两者 开发的并行性等级不同。多处理机实现的是作业、任务之 间的并行，粒度组合主要为粗粒度和中粒度。