采用PLD_GAL16V8的混合设计方案实现加密和最小化
gal16v8
20引线塑料DIP
90 GAL16V8D-25LJ
20引线PLCC
90 GAL16V8D-25LS
20引线SOIC
工业级规范
Tpd（ns） Tsu（ns） Tco（ns） Icc（mA）
分类号
封装
7.5
7
5
130 GAL16V8D-7LPI
20引线塑料DIP
130 GAL16V8D-7LJI
20引线PLCC
GAL16V8 总体 OLMC 模式
存在三种可能的总体 OLMC 结构模式：简单式、复合 式和寄存器式，每一种模式的详细资料用图表示在下一页
16R8 16R6
寄存器的 寄存器的
内。两个总体位 SYN 和 ACO 控制所有宏单元的模式组态， 每个宏单元的 XOR 位控制着三种模式中的任何一个输出 的极性，而每个宏单元的 AC1 位控制输入/输出组态，两
16P2
简单的
自动型号选择，详细的情况参见编译器软件指南。
当使用编译器去设定器件时，用户必须特别注意每种模式中的下列约束。在寄存器模式中管脚1和11
（DIP引出脚）永久不变地分别设定为时钟和输出使能端。在寄存器模式中，这些管脚不能被设定为专用
的输入端。
在复合模式中，管脚 1 和管脚 11 成为专用的输入端，并分别使用管脚 22 和管脚 15 的反馈通道。由
GAL16V8 GAL16V8A
P16V8A G16V8
1） 与关键词Configuration一起使用 2） 支持早于2.0的版本 3） 支持1.20或更新的版本
寄存器模式
在寄存器模式中，宏单元被构成专用的寄存器的输出或I/O功能。 这种模式的结构形式类似于一般的16R8和16RP4器件，只是在极性、I/O和寄存器布置有不同的变更。 所有的寄存器宏单元都公用公共的时钟和输出使能控制管脚，任何一个宏单元都能构成寄存器的或I/O 的形式，在这一模式中最多可能有8个寄存器或8个I/O端口。作为I/O功能的子系统，可以实现专用的输入 或输出功能。
PLD、PLA、PAL及GAL
教学要求：了解PLD器件的描述方法和分类，了解PLD器件的基本结构，掌握可编程逻辑器件的基本工作原理和基本应用方法教学学时：4教学重点：PLD器件的基本结构，基本工作原理第十章可编程逻辑器件背景：以前学习了各种数字器件，如各种门电路、触发器、MSI计数器等，其逻辑功能固定不变。
理论上用这些器件可以实现任何复杂的数字系统，但需要大量的芯片及芯片连接，且功耗大，体积大，可靠性差。
而用PLD器件来设计一个数字系统，可以弥补上述缺陷。
PLD的出现改变了传统的数字设计方法，用户通过定义器件内部的逻辑和输入输出引脚，将原来由电路板设计完成的大部分工作放在芯片设计中进行，把一个数字系统集成在一片PLD器件上。
由于引脚设计的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度。
可编程逻辑器件是实现数字系统设计的理想器件。
PLD器件开发软件可根据设计需要自动进行逻辑电路设计输入、编译、逻辑划分、优化和模拟，得到一个满足设计要求的PLD编程数据（熔丝图文件.JED），逻辑功能模拟通过后，需将PLD编程数据下载道编程器，编程器将编程数据写入PLD器件。
使PLD器件具有设计所要求的逻辑功能。
10.1PLD的基本结构包含两个基本部分：一是逻辑阵列，由与阵列、或阵列和反向器构成，可实现任何组合逻辑。
二是输出单元或宏单元。
设计者可以自己组配其输出结构，直接输出就是组合逻辑，通过寄存器输出可以实现时序逻辑。
以“与/或”阵列为基础的包括四种基本类型：PROM（可编程只读存储器）、PLA（可编程逻辑阵列）、PAL（可编程阵列逻辑）、GAL10.2PLD的表示方法（符号）PLD结构与通常的TTL有很大的不同，表示方法也不同。
1）缓冲电路如图10.2.12）与门、或门及连接形式。
如图10.2.2，10.2.3。
3）多路选择器。
如图10.2.410.3PLD的分类10.3.1 PLD的集成度分类：1）低密度PLD（LDPLD）：以上四种以与或阵列为基础的器件。
GAL16V8高性能E2CMOS PLD通用阵列逻辑说明书
I II I/O/QI/O/QI/O/Q I/O/Q I/O/Q I/CLKI I I I II I I GNDVcc I/O/QI/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/QI/OEPLCCDIPI/CLKII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QI/OECopyright © 2004 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.LATTICE SEMICONDUCTOR CORP ., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.August 2004Tel. (503) 268-8000; 1-800-LATTICE; FAX (503) 268-8556; •HIGH PERFORMANCE E 2CMOS ® TECHNOLOGY —3.5 ns Maximum Propagation Delay —Fmax = 250 MHz—3.0 ns Maximum from Clock Input to Data Output —UltraMOS ® Advanced CMOS Technology•50% to 75% REDUCTION IN POWER FROM BIPOLAR —75mA Typ Icc on Low Power Device —45mA Typ Icc on Quarter Power Device •ACTIVE PULL-UPS ON ALL PINS•E 2CELL TECHNOLOGY —Reconfigurable Logic —Reprogrammable Cells —100% Tested/100% Yields—High Speed Electrical Erasure (<100ms)—20 Year Data Retention•EIGHT OUTPUT LOGIC MACROCELLS—Maximum Flexibility for Complex Logic Designs —Programmable Output Polarity—Also Emulates 20-pin PAL ® Devices with Full Function/Fuse Map/Parametric Compatibility •PRELOAD AND POWER-ON RESET OF ALL REGISTERS —100% Functional Testability •APPLICATIONS INCLUDE:—DMA Control—State Machine Control—High Speed Graphics Processing —Standard Logic Speed Upgrade•ELECTRONIC SIGNATURE FOR IDENTIFICATION •LEAD-FREE PACKAGE OPTIONSDescriptionThe GAL16V8, at 3.5 ns maximum propagation delay time, com-bines a high performance CMOS process with Electrically Eras-able (E 2) floating gate technology to provide the highest speed performance available in the PLD market. High speed erase times (<100ms) allow the devices to be reprogrammed quickly and ef-ficiently.The generic architecture provides maximum design flexibility by allowing the Output Logic Macrocell (OLMC) to be configured by the user. An important subset of the many architecture configura-tions possible with the GAL16V8 are the PAL architectures listed in the table of the macrocell description section. GAL16V8 devices are capable of emulating any of these PAL architectures with full function/fuse map/parametric compatibility.Unique test circuitry and reprogrammable cells allow complete AC,DC, and functional testing during manufacture. As a result, Lattice Semiconductor delivers 100% field programmability and function-ality of all GAL products. In addition, 100 erase/write cycles and data retention in excess of 20 years are specified.Pin ConfigurationI/CLKI I I I I I I I GNDVcc I/O/QI/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/QI/OE)s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.35.20.3511J L 3-D 8V 61L A G C C L P d a e L -025345118V 61L A G 5-D J L C C L P d a e L -025.7751518V 61L A G 7-D LP P I D c i t s a l P n i P -021518V 61L A G 7-D J L C C L P d a e L -021518V 61L A G 7-D LS -02n i P C I O S 0101755P Q 01-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 01-D 8V 61L A G C C L P d a e L -025118V 61L A G 01-D P L P I D c i t s a l P n i P -025118V 61L A G 01-D J L C C L P d a e L -025118V 61L A G 01-D LS n i P -02C I O S 51210155P Q 51-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 51-D 8V 61L A G C C L P d a e L -0209P L 51-D 8V 61L A G P I D c i t s a l P n i P -0209L 51-D 8V 61L A G J d a e L -02C C L P 09L 51-D 8V 61L A G S C I O S n i P -025*******P Q 52-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 52-D 8V 61L A G C C L P d a e L -0209P L 52-D 8V 61L A G P I D c i t s a l P n i P -0209L 52-D 8V 61L A G J C C L P d a e L -0209L 52-D 8V 61L A G S-02n i P CI O S )s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.7750318V 61L A G 7-D I P L P I D c i t s a l P n i P -020318V 61L A G 7-D I J L C C L P d a e L -020********V 61L A G 01-D I P L P I D c i t s a l P n i P -020318V 61L A G 01-D I J L C C L P d a e L -025********I P L 51-D 8V 61L A G P I D c i t s a l P n i P -02031I J L 51-D 8V 61L A G C C L P d a e L -020*******I P Q 02-D 8V 61L A G P I D c i t s a l P n i P -0256I J Q 02-D 8V 61L A G C C L P d a e L -025*******I P Q 52-D 8V 61L A G P I D c i t s a l P n i P -0256I J Q 52-D 8V 61L A G C C L P d a e L -02031I P L 52-D 8V 61L A G P I D c i t s a l P n i P -02031IJ L 52-D 8V 61L A G CC L P d a e L -02Industrial Grade SpecificationsConventional PackagingCommercial Grade SpecificationsBlank = Commercial I = IndustrialGradePackage PowerL = Low Power Q = Quarter PowerSpeed (ns)XXXXXXXX XXX XX XDevice Name_P = Plastic DIPPN = Lead-free Plastic DIP J = PLCCJN = Lead-free PLCC S = SOICGAL16V8D Lead-Free PackagingCommercial Grade Specifications)s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.35.20.3511N J L 3-D 8V 61L A G C C L P d a e L -02e e r F -d a e L 5345118V 61L A G 5-D J L N e e r F -d a e L C C L P d a e L -025.7751518V 61L A G 7-D L N P e e r F -d a e L P I D c i t s a l P n i P -021518V 61L A G 7-D J L N e e r F -d a e L C C L P d a e L -020101755N P Q 01-D 8V 61L A G P I D c i t s a l P n i P -02e e r F -d a e L 55N J Q 01-D 8V 61L A G C C L P d a e L -02e e r F -d a e L 5118V 61L A G 01-D P L N e e r F -d a e L P I D c i t s a l P n i P -025118V 61L A G 01-D J L N e e r F -d a e L C C L P d a e L -025*******P Q 51-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0255J Q 51-D 8V 61L A G N e e r F -d a e L C C L P d a e L -0209P L 51-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0209L 51-D 8V 61L A G N J e e r F -d a e L d a e L -02C C L P 52512155P Q 52-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0255J Q 52-D 8V 61L A G N e e r F -d a e L C C L P d a e L -0209P L 52-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0209L 52-D 8V 61L A G NJ e e r F -d a e L CC L P d a e L -02The following discussion pertains to configuring the output logicmacrocell. It should be noted that actual implementation is accom-plished by development software/hardware and is completely trans-parent to the user.There are three global OLMC configuration modes possible: simple, complex, and registered. Details of each of these modes are illustrated in the following pages. Two global bits, SYN and AC0, control the mode configuration for all macrocells. The XOR bit of each macrocell controls the polarity of the output in any of the three modes, while the AC1 bit of each of the macrocells controls the input/output configuration. These two global and 16 individ-ual architecture bits define all possible configurations in a GAL16V8 . The information given on these architecture bits is only to give a better understanding of the device. Compiler software will trans-parently set these architecture bits from the pin definitions, so the user should not need to directly manipulate these architecture bits. The following is a list of the PAL architectures that the GAL16V8 can emulate. It also shows the OLMC mode under which the GAL16V8 emulates the PAL architecture.PAL Architectures GAL16V8 Emulated by GAL16V8Global OLMC Mode 16R8Registered16R6Registered16R4Registered16RP8Registered16RP6Registered16RP4Registered16L8Complex16H8Complex16P8Complex10L8Simple12L6Simple14L4Simple16L2Simple10H8Simple12H6Simple14H4Simple16H2Simple10P8Simple12P6Simple14P4Simple16P2SimpleSoftware compilers support the three different global OLMC modes as different device types. These device types are listed in the table below. Most compilers have the ability to automatically select the device type, generally based on the register usage and output enable (OE) usage. Register usage on the device forces the soft-ware to choose the registered mode. All combinatorial outputs with OE controlled by the product term will force the software to choose the complex mode. The software will choose the simple mode only when all outputs are dedicated combinatorial without OE control. The different device types listed in the table can be used to override the automatic device selection by the software. For further details, refer to the compiler software manuals.When using compiler software to configure the device, the user must pay special attention to the following restrictions in each mode. In registered mode pin 1 and pin 11 are permanently configured as clock and output enable, respectively. These pins cannot be con-figured as dedicated inputs in the registered mode.In complex mode pin 1 and pin 11 become dedicated inputs and use the feedback paths of pin 19 and pin 12 respectively. Because of this feedback path usage, pin 19 and pin 12 do not have the feedback option in this mode.In simple mode all feedback paths of the output pins are routed via the adjacent pins. In doing so, the two inner most pins ( pins 15 and 16) will not have the feedback option as these pins are always configured as dedicated combinatorial output.Registered Complex Simple Auto Mode SelectABEL P16V8R P16V8C P16V8AS P16V8 CUPL G16V8MS G16V8MA G16V8AS G16V8LOG/iC GAL16V8_R GAL16V8_C7GAL16V8_C8GAL16V8 OrCAD-PLD"Registered"1"Complex"1"Simple"1GAL16V8A PLDesigner P16V8R2P16V8C2P16V8C2P16V8A TANGO-PLD G16V8R G16V8C G16V8AS3G16V81) Used with Configuration keyword.2) Prior to Version 2.0 support.3) Supported on Version 1.20 or later.V IL Input Low Voltage Vss – 0.5—0.8V V IH Input High Voltage2.0—Vcc+1V I IL 1Input or I/O Low Leakage Current 0V ≤ V IN ≤ V IL (MAX.)——–100µA I IH Input or I/O High Leakage Current3.5V ≤ V IN ≤ V CC——10µA V OL Output Low Voltage I OL = MAX. V in = V IL or V IH ——0.5V V OH Output High Voltage I OH = MAX. V in = V IL or V IH2.4——V I OLLow Level Output CurrentL-3/-5 & -7 (Ind. PLCC)——16mA L-7 (Except Ind. PLCC)/-10/-15/-25——24mAQ-10/-15/-20/-25I OH High Level Output Current ——–3.2mA I OS 2Output Short Circuit CurrentV CC = 5V V OUT = 0.5V T A = 25°C–30—–150mACommercial Devices:Ambient Temperature (T A )...............................0 to 75°C Supply voltage (V CC )with Respect to Ground .....................+4.75 to +5.25V Industrial Devices:Ambient Temperature (T A )...........................–40 to 85°C Supply voltage (V CC )with Respect to Ground .....................+4.50 to +5.50VSupply voltage V CC ......................................–0.5 to +7V Input voltage applied ..........................–2.5 to V CC +1.0V Off-state output voltage applied .........–2.5 to V CC +1.0V Storage Temperature ................................–65 to 150°C Ambient Temperature withPower Applied........................................–55 to 125°C1.Stresses above those listed under the “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress only ratings and functional operation of the device at these or at any other conditions above those indicated in the operational sections of this specification is not implied (while programming, follow the programming specifications).Over Recommended Operating Conditions (Unless Otherwise Specified)SYMBOLPARAMETER CONDITIONMIN.TYP .3MAX.UNITS COMMERCIAL I CC Operating PowerV IL = 0.5V V IH = 3.0V L -3/-5/-7/-10—75115mA Supply Currentf toggle = 15MHz Outputs OpenL-15/-25—7590mA Q-10/-15/-25—4555mAINDUSTRIAL I CC Operating PowerV IL = 0.5V V IH = 3.0V L -7/-10/-15/-25—75130mA Supply Currentf toggle = 15MHz Outputs OpenQ -20/-25—4565mA1) The leakage current is due to the internal pull-up resistor on all pins. See Input Buffer section for more information.2) One output at a time for a maximum duration of one second. Vout = 0.5V was selected to avoid test problems caused by tester ground degradation. Characterized but not 100% tested.3) Typical values are at Vcc = 5V and T A = 25 °Ct pd A Input or I/O to Comb. Output 1 3.51517.5ns t co A Clock to Output Delay 131415ns t cf 2—Clock to Feedback Delay— 2.5—3—3ns t su —Setup Time, Input or Feedback before Clock ↑ 2.5—3—5—ns t h—Hold Time, Input or Feedback after Clock ↑0——0—ns A Maximum Clock Frequency with 182—142.8—100—MHz External Feedback, 1/(tsu + tco)A Maximum Clock Frequency with 200—166—125—MHz Internal Feedback, 1/(tsu + tcf)AMaximum Clock Frequency with 250—166—125—MHz No Feedbackt wh —Clock Pulse Duration, High 2 4—3 4—4—ns t wl —Clock Pulse Duration, Low 2 4—3 4—4—ns t en B Input or I/O to Output Enabled — 4.51619ns B OE to Output Enabled — 4.51616ns t disC Input or I/O to Output Disabled — 4.51519ns COE to Output Disabled—4.51516ns-5 MIN.MAX.SYMBOLPARAMETER MAXIMUM*UNITS TEST CONDITIONS C I Input Capacitance 8pF V CC = 5.0V, V I = 2.0V C I/OI/O Capacitance8pFV CC = 5.0V, V I/O = 2.0V*Characterized but not 100% tested.Over Recommended Operating Conditions-7 MIN.MAX.UNITS PARAMETERTESTCOND 1.DESCRIPTIONCOM / INDCOM1) Refer to Switching Test Conditions section.2) Calculated from f max with internal feedback. Refer to fmax Descriptions section.3) Refer to fmax Descriptions section. Characterized but not 100% tested.4) Characterized but not 100% tested.f max 3-3 t pd A Input or I/O to Comb. Output 310315320325ns t co A Clock to Output Delay 27210211212ns t cf 2—Clock to Feedback Delay—6—8—9—10ns t su —Setup Time, Input or Fdbk before Clk ↑7.5—12—13—15—ns t h—Hold Time, Input or Fdbk after Clk ↑0—0—0—0—ns AMaximum Clock Frequency with 66.7—45.5—41.6—37—MHzExternal Feedback, 1/(tsu + tco)f max 3A Maximum Clock Frequency with 71.4—50—45.4—40—MHz Internal Feedback, 1/(tsu + tcf)AMaximum Clock Frequency with 83.3—62.5—50—41.6—MHz No Feedbackt wh —Clock Pulse Duration, High 6—8—10—12—ns t wl —Clock Pulse Duration, Low 6—8—10—12—ns t en B Input or I/O to Output Enabled 110—15—18—20ns B OE to Output Enabled 110—15—18—20ns t dis C Input or I/O to Output Disabled 110—15—18—20ns COE to Output Disabled110—15—18—20nsOver Recommended Operating ConditionsUNITS -25MIN.MAX.-20 MIN.MAX.-15 MIN.MAX.-10 MIN.MAX.PARAM.DESCRIPTIONTESTCOND 1.COM / INDCOM / INDINDCOM / INDSYMBOLPARAMETER MAXIMUM*UNITS TEST CONDITIONS C I Input Capacitance 8pF V CC = 5.0V, V I = 2.0V C I/OI/O Capacitance8pFV CC = 5.0V, V I/O = 2.0V*Characterized but not 100% tested.1) Refer to Switching Test Conditions section.2) Calculated from f max with internal feedback. Refer to fmax Descriptions section.3) Refer to fmax Descriptions section. Characterized but not 100% tested.Vol vs Iol00.20.40.610203040Iol (mA)V o l (V )Voh vs Ioh1234501020304050Ioh (mA)V o h (V )Voh vs Ioh33.23.43.63.8401234Ioh (mA)V o h (V )Normalized Icc vs Vcc0.80.911.11.24.504.755.00 5.25 5.50Supply Voltage (V)N o r m a l i z e d I c cNormalized Icc vs Temp0.70.80.911.11.21.3-55-25255075100125Temperature (deg. C)N o r m a l i z e d I c cNormalized Icc vs Freq.0.80.911.11.21.31.40255075100Frequency (MHz)N o r m a l i z e d I c cDelta Icc vs Vin (1 input)24680.511.522.533.54Vin (V)D e l t a I c c (m A )Input Clamp (Vik)0102030405060-2-1.5-1-0.5Vik (V)I i k (m A )。
通用阵列逻辑电路 GAL 实现基本电路的设计
实验十四 通用阵列逻辑电路GAL实现基本电路的设计一、实验目的1.学习ABEL-HDL语言的编程、编译及操作；2.掌握编程器的使用方法；3.了解GAL16V8的结构及其应用；4.掌握通用阵列逻辑GAL的设计、编程、下载、验证功能的全部过程。
二、设计任务与要求1.基本设计任务与要求(1)用GAL16V8D实现基本逻辑门电路。
按如图5-40所示基本逻辑门，设定GAL16V8D的输入、输出引脚并画出其引脚排列图，用ABEL语言设计编写实现基本逻辑门电路的源程序；(2)用ABEL—HDL作为设计工具，使用通用阵列逻辑器件GAL16V8D实现如图5-41所示的触发器。
2.扩展设计任务与要求参照基本设计任务与要求的内容，独立设计一个新的组合电路和简单时序电路，要求编写源程序，在实验箱上实现，并进行功能测试。
图5-40基本逻辑门图5-41触发器三、实验原理CAL是由可编程的与阵列、固定（不可编程）的或阵列、可编程的输出电路——输出逻辑宏单元（OLMC）三部分电路构成。
CAL芯片必须借助CAL的开发软件和硬件（编程器），对其编程写入后，才能使空白的CAL芯片具有预期的逻辑功能。
GAL16V8系列的输出宏单元（OLMC）共有三种工作模式，它们是寄存器模式、复杂模式、简单模式，编译软件根据用户源文件中定义方程式的类型。
运用这些工作模式，可实现简单的门电路和较复杂的时序逻辑电路。
GAL16V8的引脚排列如图5-42所示。
图5-42 GAL16V8引脚图用ABEL语言编写的源程序，是不能直接对芯片编程下载的，必须经过ABEL语言的处理程序，将用户编制的源程序转换为器件的下载数据文件，即：﹡·JED数据文件，通过编程器再将﹡·JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻辑功能。
ABEL语言处理程序的功能是将用户编制的源文件转换为器件的下载数据文件。
这个处理软件由6个既相互联系又独立的处理程序组成。
南邮数电-第10章习题答案
10.1 PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？PLD器件通常有两种分类方法：按集成度分类和按编程方法分类。
按集成度分类，PLD 器件可分为低密度可编程逻辑器件（LDPLD）和高密度可编程逻辑器件（HDPLD）两种。
具体分类如下：PLD LDPLDHDPLDPROMPLAPALGALCPLDFPGA按编程方法分类，PLD器件可分为一次性编程的可编程逻辑器件、紫外线可擦除的可编程逻辑器件、电可擦除的可编程逻辑器件和采用SRAM结构的可编程逻辑器件四种。
10.2 PLA、PAL、GAL和FPGA等主要PLD器件的基本结构是什么？PLA的与阵列、或阵列都可编程；PAL的与阵列可编程、或阵列固定、输出结构固定；GAL的与阵列可编程、或阵列固定、输出结构可由用户编程定义；FPGA由CLB、IR、IOB 和SRAM构成。
逻辑功能块（CLB）排列成阵列结构，通过可编程的内部互连资源（IR）连接这些逻辑功能块，从而实现一定的逻辑功能，分布在芯片四周的可编程I/O模块（IOB）提供内部逻辑电路与芯片外部引出脚之间的编程接口，呈阵列分布的静态存储器（SRAM）存放所有编程数据。
10.3 PAL器件的输出与反馈结构有哪几种？各有什么特点？PAL器件的输出与反馈结构有以下几种：（1）专用输出结构：输出端为一个或门或者或非门或者互补输出结构。
（2）可编程输入/输出结构：输出端具有输出三态缓冲器和输出反馈的特点。
（3）寄存器输出结构：输出端具有输出三态缓冲器和D触发器，且D触发器的Q端又反馈至与阵列。
（4）异或输出结构：与寄存器输出结构类似，只是在或阵列的输出端又增加了异或门。
10.4 试分析图P10.4给出的用PAL16R4构成的时序逻辑电路的逻辑功能。
要求写出电路的激励方程、状态方程、输出方程，并画出电路的状态转移图。
工作时，11脚接低电平。
图中画“×”的与门表示编程时没有利用，由于未编程时这些与门的所有输入端均有熔丝与列线相连，所以它们的输出恒为0。
通用阵列逻辑GAL简介
通用阵列逻辑GAL简介
GAL 是众多英文单词的缩写，分别涉及电子、物理、游戏等领域，但是在电子行业中指的是通用阵列逻辑（Generic Array Logic），是简单PLD 其中的一种。
电子发烧友网小编带大家一起来深入了解什么是GAL、GAL 的优点和
GAL 的基本结构等知识。
什么是GAL？
GAL，generic array logic 的简称，意为通用阵列逻辑。
GAL 器件是从PAL 发现过来的，采用了EECMOS 工艺使得该器件的编程非常方便，另外由于其输出采用了逻辑宏单元结构（OLMC—Output Logic Macro Cell），使得电路的逻辑设计更加灵活。
GAL 的优点
1.具有电可擦除的功能，克服了采用熔断丝技术只能一次编程的缺点，
其可改写的次数超过100 次；
2.由于采用了输出宏单元结构，用户可根据需要进行组态，一片GAL 器件可以实现各种组态的PAL 器件输出结构的逻辑功能，给电路设计带来极大的方便；
3.具有加密的功能，保护了知识产权；
4.在器件中开设了一个存储区域用来存放识别标志——即电子标签的功能。
GAL 器件的基本结构
GAL 有五个部分组成，分别是输入端、与阵列部分、输出宏单元、系统时钟和输出三态控制端。
1.输入端：GAL16V8 的2～9 脚共8 个输入端，每个输入端有一个缓冲器，并由缓冲器引出两个互补的输出到与阵列；。
实验14 可编程逻辑器件GAL
实验14 可编程逻辑器件GAL一、实验目的1. 了解可编程逻辑器件PLD 的逻辑结构。
2. 掌握GAL 的工作原理和编程方法。
3. 学会GAL16V8 的简单应用。
二、实验原理传统的逻辑器件的功能是固定的。
而PLD (programmable logical device) 逻辑器件的逻辑功能是可编程的，PLD 的逻辑功能是由用户构造，并且一般都是可重复编程和擦除的。
因而使用PLD 可以大大提高系统设计的灵活性，并作到一种芯片、多种用途。
典型的PLD 的逻辑结构由图 2.14.1 表示，通常有两级可编程阵列。
PLD 通常有三种形式，它们是PLA、PAL、GAL。
PLA和PAL 是PROM 型的PLD，它们是一次可编程的器件。
其区别是PLA 的“与”阵列，“或”阵列都可编程；而PAL 的“与”阵列可编程，“或”阵列固定。
GAL 器件是第二代的PLD，它采用先进的CMOS 技术，具有可擦除和可加密的特点。
GAL 具有可编程的“或”阵列和输出逻辑宏单元OLMC。
由于它编程能力强，可以实现各种组合电路和时序电路，因而GAL 器件有着极其广阔的应用前景。
下面介绍GAL16V8 的逻辑结构。
图 2.14.2 是GAL16V8 的管脚图。
图中CLK是时钟输入端，OE 为输出使能端，控制输出的三态门，低电平有效。
它的工作电压为5V，它有8 个固定输入端，其它还有8 个引脚可以配置为输入端；输出逻辑变量最多为8 个。
它的可编程的“与”阵列是32 行，64 列。
它有8 个输出OLMC。
每个OLMC 连接一个输出端，包括一个8 输入或门、一个可选异或门、一个D 触发器和输出三态门、四个多路开关。
GAL 器件的编程需要软件和硬件的支持，软件一般在PC 机上运行，常用的编程语言是ABEL（见第四篇）。
硬件除了PC机还需要专用或通用的编程器。
三、实验内容及步骤1. 用GAL16V8 实现基本逻辑电路要求用GAL16V8 同时实现非门、四输入与门、四输入或门和二输入异或门，其逻辑表达式为：(1) 预先在PC 机上用ABEL 编好程序，生成JEDEC 文件。
完整word版EDA技术与VHDL复习练习题
EDA技术与VHDL复习练习题 8、GAL16V8的_______不可编程:A：与阵列 B：或阵列>※<习题一 C：输出逻辑宏单元OLMC D：A、B都三、判断题一、填空题1、GAL器件的输出逻辑宏单元OLMC不能实现PAL________1、PLD的中文含义是：。
器件的所有输出形式。
（） ASIC的中文含义是：________。
2、2、PAL器件只能一次编程。
（）、“与－或”结构的可编程逻辑器件主要由四33、GAL器件只能一次编程。
（）____________________、部分构成：________、4、PAL和GAL器件需要使用专门的编程器编程。
____________。
和5、PAL器件可以在系统编程。
（）”表示此、可编程逻辑器件结构图中一般用“x46、GAL器件可以在系统编程。
（）________。
编程单元为7、PAL器件可以取代GAL器件。
（）、可编程逻辑器件结构图中一般用“·”表示58、GAL器件可以取代PAL器件。
（）。
此编程单元为________9、GAL器件可以使用紫外线擦除。
（）、可编程逻辑器件结构图中无任何标记表示此610、GAL器件OLMC不可编程。
（）。
编程单元为________11、GAL器件不能加密。
（）、可编程逻辑器件按规模的大小一般分为7。
和_________________答案:和________8、低密度可编程逻辑器件的主要有一、填空题 _________。
1、可编程逻辑器件2、专用集成电路________9、GAL器件取代全部PAL器件。
3、输入电路、可编程“与”阵列、可编程或阵 PAL次编程。
器件只能________10、列、输出电路4、编程连接5、固定连接 ________器件能次编程。
11、GAL6、不连接7、低密度可编程逻辑器件、髙密度可 TTL器件。
取代器件、12GAL________编程逻辑器件8、PAL、GAL9、可以10、一 GAL、器件采用擦除。
南邮电子密码锁设计实验报告
1.3 设计条件
1.3.1 电源条件：稳压电源提供+5V 电压。
1.3.2 可供选择的元器件如表 1-1 所示
型号
名称及功能
数量
74374
八 D 触发器
1片
7474
双 D 触发器
2片
28C64B
EEPROM 存贮器
1片
7485
4 位比较器
1片
74161
4 位二进制计数器
2片
74164
8 位移位寄存器
3.6 整机电路图··························································· 12
3.7 元件清单····························································· 13
1
第四章、电路测试
12
从图中看出，在 D 触发输出后，毛刺被有效去除了。
3.6 整机电路图
图 3-5-1 消抖效果图
13
3.7 元件清单 本设计除了老师建议的一些芯片，我还使用了少量其他数字芯片，完成了要求外的一些
指标，使用的芯片如下： 表 3-7 所用元件清单
型号
名称及功能
数量
74374
八 D 触发器
1
2
第一章、系统结构与技术指标
1.1 系统功能结构 密码锁：用数字键方式输入开锁密码，输入密码时开锁；如果输入密码有误或者输入时
间过长，则发出警报。 密码锁的系统结构框图如下图 1-1 所示，其中数字键盘用于输入密码，密码锁用于判
断密码的正误，也可用于修改密码。开锁绿亮表示输入密码正确并开锁，报警红亮表示密码
GAL16V8 通用阵列逻辑 说明书
GAL16V8高性能E2CMOS PLD通用阵列逻辑特性• 高性能E2CMOS®工艺—最大传输延迟3.5ns—Fmax＝250MHz—时钟输入到数据输出最大3.0ns—UltraMOS®先进的CMOS工艺• 功耗比双极型减少50%到75%—低功率器件上的Icc典型值为75mA—1/4功率器件上的Icc典型值为45mA•对所有引脚有效上拉• E2CEEL工艺—可重组合逻辑电路—可重编程单元—100%测试/100%合格率—高速电可擦 (<100ms)—数据保留20年• 8个输出逻辑宏单元—复杂逻辑设计的最大灵活性—可编程输出极性—具有全部功能、熔丝图、参数兼容性的仿真20引线的PAL®设备• 所有寄存器的预载和开电源复位—100%的功能可测性• 应用包括：—DMA控制—状态机控制—高速图形处理—标准逻辑速度提升• 用于识别的电子签名概述GAL16V8以最大3.5ns的传输延迟时间，结合高性能的CMOS工艺与电可擦（E2）悬浮栅工艺可为PLD市场提供最高速度的性能。
高速擦写时间（＜100ns）允许快速和有效的重复编程。
依靠输出逻辑宏单元（OLMC）允许用户来构建，这种通用的结构提供了最大的设计灵活性。
作为GAL16V8的许多可能结构形式中最重要的一个子集，PAL结构被列在宏单元描述部分的表里面。
GAL16V8借助于全部功能/ 熔丝图/参数的兼容性能够仿真任何一种PAL结构。
独特的测试电路和可重复编程的单元使我们能够在制造期间完成AC、DC和功能测试。
功能方框图管脚结构/Semiconductor因此，实现了所有的GAL产品100%的现场可编程性和可操作性。
此外，规定100次的擦写循环和超过20年的数据保持能力。
GAL16V8指令信息商品级规范Tpd（ns）Tsu（ns）Tco（ns）Icc（mA）分类号 封装3.5 2.5 3.0 115 GAL16V8D-3LJ 20引线PLCC5 3 4 115 GAL16V8D-5LJ 20引线PLCC115 GAL16V8D-7LP 20引线塑料DIP7.5 7 5115 GAL16V8D-7LJ 20引线PLCC115 GAL16V8D-7LS 20引线SOIC10 10 755 GAL16V8D-10QP 20引线塑料DIP55 GAL16V8D-10QJ 20引线PLCC115 GAL16V8D-10LP 20引线塑料DIP115 GAL16V8D-10LJ 20引线PLCC115 GAL16V8D-10LS 20引线SOIC15 12 1055 GAL16V8D-15QP 20引线塑料DIP55 GAL16V8D-15QJ 20引线PLCC90 GAL16V8D-15LP 20引线塑料DIP90 GAL16V8D-15LJ 20引线PLCC90 GAL16V8D-15LS 20引线SOIC25 15 1255 GAL16V8D-25QP 20引线塑料DIP55 GAL16V8D-25QJ 20引线PLCC90 GAL16V8D-25LP 20引线塑料DIP90 GAL16V8D-25LJ 20引线PLCC90 GAL16V8D-25LS 20引线SOIC工业级规范Tpd（ns）Tsu（ns）Tco（ns）Icc（mA）分类号 封装7.5 7 5130 GAL16V8D-7LPI 20引线塑料DIP130 GAL16V8D-7LJI 20引线PLCC10 10 7130 GAL16V8D-10LPI 20引线塑料DIP130 GAL16V8D-10LJI 20引线PLCC15 12 10130 GAL16V8D-15LPI 20引线塑料DIP130 GAL16V8D-15LJI 20引线PLCC20 13 1165 GAL16V8D-20QPI 20引线塑料DIP65 GAL16V8D-20QJI 20引线PLCC25 15 1265 GAL16V8D-25QPI 20引线塑料DIP65 GAL16V8D-25QJI 20引线PLCC130 GAL16V8D-25LPI 20引线塑料DIP130 GAL16V8D-25LJI 20引线PLCC元件编号描述×××××××—×× × × ×GAL16V8D 器件名称速度（ns） 等级 空白 = 商业级I = 工业级L = 低功率 功率 封装 P = 塑料DIP Q = 1/4功率 J = PLCC S=SOIC输出逻辑宏单元（OLMC）由 GAL16V8仿真的PAL 结构GAL16V8 总体 OLMC 模式16R8 寄存器的 16R6 寄存器的 16R4 寄存器的 16RP8 寄存器的 16RP6 寄存器的 16RP4 寄存器的 16L8 复合的 16H8 复合的 16P8 复合的 10L8 简单的 12L6 简单的 14L4 简单的 16L2简单的10H8 简单的 12H6 简单的 14H4 简单的 16H2 简单的 10P8 简单的 12P6 简单的 14P4 简单的 16P2 简单的 下面的讨论是有关构建输出逻辑宏单元的问题。
可编程逻辑器件的认知(数字电路分析课件)
专门的编程器进行编程。对GAL编程是指：让与阵列中的耦合元件具
有预定的连接关系，并通过设置控制字使GAL有预定的输出结构。
二、 GAL典型器件及其应用
1.分析基本逻辑门设计
由表达式可知，该逻辑电路需要12个输入端和6个输出端，可以采 用1片GAL16V8实现该逻辑电路。可将GAL16V8的8个输出缓冲器引脚中 的6个（13~18）作为该电路的输出端引脚；由于GAL16V8只有8个专用输 入端引脚（2~9），所以可将作为时钟脉冲CP输入端的引脚1和作为输出 使能端OE输入端的引脚11作为输入端引脚，同时将剩余的2个输出引脚 12和19作为专用输入结构。
二、 GAL典型器件及其应用
用GAL16V8和编程软件设计一组基本逻辑门电路。六个基本逻辑
门是与门、或门、与非门、或非门、异或门、同或门。各逻辑门的逻
辑表达式为：
F1= A1B1 F2=A2+B2 F3= A3B3
F4= A4+B4
F5= A5⊕B5 F6=A6⊙B6
除个别GAL器件如ispGAL16Z8可在线编程外，其它GAL器件要使用
三、 通用阵列逻辑（GAL）器件
2.GAL器件的输出逻辑宏单元OLMC
GAL器件和PAL器件最大的差别就在于GAL器件有一种灵活 且 可 编 程 的 输 出 结 构 —— 输 出 逻 辑 宏 单 元 OLMC （ Output Logic Macro Cell）。OLMC包括以下几部件：或门阵列、异 或门、D触发器和4个数据选择器（MUX）。4个数据选择器包 括乘积项数据选择器PTMUX、反馈数据选择器FMUX、输出数据 选择器OMUX和三态数据选择器TSMUX。
一、复杂可编程逻辑器件CPLD
2.可编程I/O单元
可编程逻辑器件GAL的应用
课题七可编程逻辑器件GAL的应用
6. 单击打开键,选择JED文件格式,
课题七可编程逻辑器件GAL的应用
7. 单击确认键, 将 烧 写 文 件 gate.jed 装入编程器缓冲区,
课题七可编程逻辑器件GAL的应用
8. 在操作界面上选择先擦除、检查空、写器件、校对 数据组合操作,按下自动键后开始操作,操作过程中TOP851 面板指示灯不停闪烁,约几秒钟时间整个操作过程结束,面板 指示灯停止闪烁,状态显示正常结束,表示写入数据完全正确， 复合逻辑门专用芯片制作完毕,从编程器中取出芯片待用，
CTRL pin 9;
控制端管脚声明
input = D7..D0 ;
input是端D7～D0的集合
output = Q7..Q0 ;
output是输出端Q7～Q0的集合
equations
逻辑方程式关键字
WHEN CTRL = =0 THEN output= input;
逻辑功能
WHEN CTRL = =1 THEN output=input;
4. GAL的工作模式和逻辑组态
GAL16V8系列器件共有3种工作模式,它们是简单模式、 复杂模式和寄存器模式,
3种工作模式和7种组态的关系
工作模式
组态
简单模式S 复杂模式C
①无反馈组合输出组态 ②本级组合输出邻级组态 ③邻级组态
④有反馈组合输出
⑤无反馈组合输出
寄存器模式R ⑥寄存器输出组态
⑦组合输出组态
0,0,0,0,0,1,0,0,0 -> 0,1,1,0,0,1,1 ; "4
0,0,0,0,1,0,0,0,0 -> 1,0,1,1,0,1,1 ; "5
含触发器PLD结构
Q
1.3 现场可编程门阵列FPGA
1. 查找表逻辑结构
输入1
输入2
查找表
输入3
LUT
输出
输入4
图6-56 FPGA查找表单元
图6-57 FPGA查找表单元内部结构
Q 2. Cyclone系列器件的基本结构
6.8 含触发器的PLD结构
1.3 现场可编程门阵列FPGA
图6-58 Cyclone LE结构图
Q
4. Cyclone的LAB模块
5. Cyclone中的嵌入式模块
图6-62 LAB阵列
数字电子技术
寄存器链 输出
进位输出0 进位输出1
图6-60 Cyclone LE动态算术模式
行、列和 直连线布线
局部布线
Q
4. Cyclone的LAB模块
LAB输入信号
局部互连
控制信号
4
LE1
4
LE2
4
LE3
4
LE4
4
LE5
4
LE6
4
LE7
4
LE8
4
LE9
4
LE10
LUT链 和
寄存器链
LE反馈信号连线
图6-61 Cyclone LAB结构
行、列 直连线布线
LUT链
寄存器链
Q
3. Cyclone的LE的工作模式
LAB 进位输入 进位输入0 进位输入1
addnsub Data1 Data2
Data3
进位输入 逻辑
两个 2输入 LUT (和)
寄存器链 输入
寄存器 控制信号
两个 2输入
LUT (进位)
同步装载 清零逻辑
基于PLD器件的虚拟键盘设计
基于PLD器件的虚拟键盘设计
喻志英
【期刊名称】《中国测试》
【年(卷),期】2002(028)006
【摘要】GAL16V8是lattice公司研制的电可擦除且可重复编程的高性能PLD器件,本文以DEC SUNPL757型收音机为例,介绍了用PLD器件GAL16V8实现虚拟键盘控制的设计原理、接口方法,并提供了相应的程序代码.
【总页数】2页(P35-36)
【作者】喻志英
【作者单位】西南交通大学,成都,610031
【正文语种】中文
【中图分类】TP334.23
【相关文献】
1.基于单片机和CPLD的串口用户专用键盘设计
2.以PLD器件实现自动扫描去抖的编码键盘设计
3.基于AT89C5131单片机和CPLD的USB接口用户专用键盘设计
4.基于Qt的嵌入式虚拟键盘设计与实现
5.基于机器视觉和激光投射技术的虚拟键盘设计
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用GAL16V8设计单片机键盘
第21卷 第2期荆州师专学报(自然科学版)Vol.21N o.2 1998年4月Journal of Jingzhou Teachers College(Natural Science)A pr.1998用GAL16V8设计单片机键盘李太全 肖 循(物理系)摘要 提出一种利用通用逻辑阵列GAL16V8设计单片机常用的2×8键盘的设计方法,并给出用CUPL语言编写的编程程序.关键词 通用逻辑阵列;扫描;中断;键码分类号 TP368.1单片机因其电路简单,运用灵活且功能强大,是电子仪器、控制系统和家用电器中广泛使用的控制单元电路,其键盘是单片机的主要输入设备之一.在I/O口紧张的情况下,利用独立的键盘编码电路是最好的选择,这样不仅减少了I/O口的占用,而且缩短了程序代码,更有利于使用片内程序存储器.而通用逻辑阵列是近年来发展起来的一种可编程逻辑电路,其功能通过编码设定.本文讨论利用通用逻辑阵列GAL16V8为单片机设计2×8的16键键盘.1 电路的工作原理与程序编写如附图,引脚PIN1为时钟输入端CK,PIN2·PIN9作为键盘的输入端,定义为D7..D0,构成2×8键盘的行线,并通过100K下拉电阻接地.PIN17,PIN18作为扫描信号输出端,定义为S1..S0,构成2×8键盘的列线.PIN12PIN15作为键码输出端,定义为Q3..Q0,PIN16作为键盘中断信号输出端,定义为INTQ,当有键按下时,由此输出低电平,引发键盘中断,PIN19作为键盘中断信号输出使能端,定义为int out_enable,此引脚输入高电平时允许中断输出.其程序如下(用C UPL编写): Device G16V8;pin[1,11,19]=[clk,oe,int-out_enable];pin[9..2] =[D7..0];pin[15..12] =[Q3..0];pin[16,17,18]=[INTQ,S1,S0];field scan=[SI..0];＄define R1′ b′10＄define R2′ b′01在时钟脉冲的作用下,S0,S1变替输出高电平,无键按下时,一直处于这种状态,如0..F的某键按下时,其相应的输入引脚Dn变为高电平,导致INTQ为假,S0,S1进入锁定状态,此时由SO,SI和D7_ DO运算的键码由Q3--Q0输出,且IN TQ由高电平变为低电平,发出键盘中断请求.当击键释放后,收稿日期:19971017INTQ 为真,S0,S1又进入扫描状态.程序如下:Q0.D =(!D0&!D1&!D2&!D3&!D4&!D5&!D6&D7)#(!D0&!D1&!D2&!D3&!D4&D5)#(!D0&!D1&!D2&D3)#(!D0&D1);Q1.D =(!D0&!D1&!D2&!D3&!D4&!D5&!D6&D7)#(!D0&!D1&!D2&!D3&!D4&!D5&D6)#(!D0&!D1&!D2&D3)#(!D0&!D1&D2);Q2.D =(!D0&!D1&!D2&!D3&!D4&!D5&!D6&D7)#(!D0&!D1&!D2&!D3&!D4&!D5&D6)#(!D0&!D1&!D2&!D3&!D4&D5)#(!D0&!D1&!D2&!D3&D4);Q3.D =S1;INTQ =!D7&!D6&!D5&!D4&!D3&!D2&!D1!D0;INTQ .0E =int _out _enable ;S0.0E =int _out _enable ;S1.0E =int _out _enable ;sequenqce scan {present R1: if INTQ next R2; default next R1; present R2:if INTQ nex t R1;default next R2 };键码采用优先编码技术,当D0.D9行中有几个键同时按下时,编号低者有效.同一行中的两键,与S0相连接的有效.这是由于S0和S1总是一个高电平另一个低电平,此时会造成两输出端短路,为防止短路电流过大,加入了R1电阻所至.2 与单片机的连接附图为GAL16V8与8031的连接图,在这种方式下,键码输出口与CPU 的I /O 口相连接,19脚中断使能端int out enable 接高电平,便键盘中断一直处于有效状态,输出有效位0E 接地.当键舯中断产生时,CPU 从I /O 口的低4位读取键码.这种方式需占四位I /O 口.如果I /O 口接成复用形式,则输出有效位OE 须由CPU 控制.如果将键码输出口与数据口D3-D0相连,其输出有效位OE 由8031的读信号RD 与地址译码输出Y 控制.上述的独立键盘设计仅仅介绍了一种2×8键盘的设计方法,这里SI 与Q3始终相等,可共用一个单元,省下的一个单元可以将键盘扩充为3×8键盘.当然,其输出、控制电路须作相应的修改.参考文献1 张雷等.通用逻辑阵列GA L .中国科技大学出版社,19892 曹伟.可编程逻辑器件.国防科技大学出版社,19933 L attic ,G AL DA T A BOO K .1989C ONSTRUCTION OF A MC U KEYBOARD USING GAL 16V 8Li T aiquan Xiao Xun(Depar tment of P hysics )A bstract A method to design a 2×8MCU key board using GAL16V8,and C UPL program w as giv -en .Key words general array logic ;scan ;interrupt ;keyboard code 35第21卷 第2期李太全等:有GA L16V 8设计单片机键盘 。
PLD的发展简史及应用展望
Science &Technology Vision 科技视界1可编程逻辑器件发展简史最早的可编程逻辑器件(PLD)是1970年制成的可编程只读存储器(PROM),它由固定的与阵列和可编程的或阵列组成。
PROM 采用熔丝技术,只能写一次,不能擦除和重写。
随着技术的发展,此后又出现了紫外线可擦除只读存储器UVEPROM 和电可擦除只读存储器EEPROM。
由于其价格便宜、速度低、易于编程,适合于存储函数和数据表格。
可编程逻辑阵列(PLA)器件于20世纪70年代中期出现,它是由可编程的与阵列和可编程的或阵列组成,但由于器件的价格比较贵,编程复杂,资源利用率低,因而没有得到广泛应用。
可编程阵列逻辑(PAL)器件是1977年美国MMI 公司率先推出的,它采用熔丝编程方式,由可编程的与阵列和固定的或阵列组成,双极性工艺制造,器件的工作速度很高。
由于它的设计很灵活,输出结构种类很多,因而成为第一个得到普遍应用的可编程逻辑器件。
通用阵列逻辑(GAL)器件是1985年Lattice 公司最先发明的可电擦写、可重复编程、可设置加密位的PLD。
GAL 在PAL 的基础上,采用了输出逻辑宏单元形式EECMOS 工艺结构。
在实际应用中,GAL 器件对PAL 器件仿真具有百分之百的兼容性,所以GAL 几乎完全代替了PAL 器件,并可以取代大部分标准SSI、MSI 集成芯片,因而获得广泛应用。
可擦除可编程逻辑器件(EPLD)是20世纪80年代中期Altera 公司推出的基于UVEPROM 和CMOS 技术的PLD,后来发展到采用EECMOS 工艺制作的PLD,EPLD 的基本逻辑单元是宏单元,宏单元是由可编程的与阵列、可编程寄存器和可编程I/O 三部分组成的。
从某种意义上讲,EPLD 是改进的GAL,它在GAL 基础上大量增加输出宏单元的数目,提供更大的与阵列,集成密度大幅提高,内部连线相对固定,延时小,有利于器件在高频下工作,但内部互连能力较弱。
GAL的工作模式
GAL16V8有3种工作模式，即寄存器模式、复合模式和简单模式。
适当连接器件的引脚线，由OLMC的输出/输入特性可以决定其工作模式。
GAL16V8寄存器模式在寄存器模式中，宏单元被配置为专用的寄存器输出或者I/O功能。
这种模式中有效的结构配置与普通的16R8和16RP4器件类似，只是在极性，I/O和寄存器布置方面有不同。
所有的宏单元共享共同的时钟和输出使能控制引脚。
任一个宏单元都能够被配置成寄存器或I/O形式，可以多至8个。
专用的输入或输出功能能够被用作I/O功能的子系统。
寄存器形式输出每个输出端有8个乘积项（图A），I/O形式输出端有7个乘积项（图B），在两个图中，引脚1和11总是分别地配置为时钟输入和输出使能，不能被配置为专用输入。
包括用户电子签名(UES)熔丝和乘积项禁止 (PTD) 熔丝，JEDEC熔丝数显示在下页的逻辑图上。
引脚号功能20V cc10地2～9仅作为输入1时钟输入11使能（低电平有效）12～19输入或输出（本引脚反馈），图A和图B图A，寄存器配置，输入或输出，引脚12...19， 8个输出乘积项，本引脚反馈，/OE和CLK公用图B，组合I/O配置，输入或输出，引脚12...19，7个输出乘积项，1 个使能乘积项，本引脚反馈寄存器模式逻辑图输入引脚2-9I/O 引脚12-19，本引脚反馈时钟引脚1输出使能引脚11GAL16V8复合模式在复合模式中，宏单元或者仅仅配置为输出功能或者配置为I/O功能。
这个模式中有效的结构配置类似于普通的16L8和16P8器件，只是在每个宏单元中带有可编程的极性。
这个模式中最多能有6个I/O口，专用的输入或输出功能能够被用作I/O功能的子系统（图A）。
2个最外边的宏单元(引脚12 和 19)没有输入能力（图B）。
在寄存器模式中能够实现设计需要的8个I/O口。
全部宏单元的每一个输出端有7个乘积项，1个乘积项被用于可编程的输出使能控制（图A和图B）。
一项关于PLD的电路仿真
一项关于PLD的电路仿真通过使用GAL16V8设计一个在单片机系统里常用的三八译器，然后在PROTEUS中通过观察GAL16V8中三八译码器的输入与输出的对应关系来完成PLD的电路仿真。
1 PROTEUS软件简介PROTEUS是来自英国公司的工具软件，在全球广泛使用。
和其它工具相比，这款软件的最大特点就在于它能够模拟单片机。
可以直接在基于原理图的虚拟原型EDA上编程，并实现软件源码级的实时调试。
还能看到运行后输入输出的效果。
但是现在大家都只注意到PROTEUS对单片机的仿真和如何与Keil进行关联调试，其实PROTEUS还能够进行PLD的电路仿真PLD（可编程逻辑器件）是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件，使用者可利用某种开发工具对其进行加工，即按设计要求将这些片内的元件连接起来，使之完成某个逻辑电路或系统的功能，成为一个可在实际电子系统中使用的专用集成电路。
一般的PLD设计软件只能进行PLD芯片的时序逻辑仿真，而PROTEUS能进行PLD的电路仿真，可以模拟设计的PLD芯片在电路中实际运行的情况。
我们通过使用GAL16V8设计一个在单片机系统里常用的三八译器，然后在PROTEUS中通过观察GAL16V8中三八译码器的输入与输出的对应关系来完成PLD的电路仿真。
2. PLD的设计首先用Protel 99SE完成PLD的设计。
完成后的PLD原理图如下所示：图1画好的PLD原理图这是一个3-8译码器的PLD文件。
输入信号为目标元件的2、3、4三个脚，输出信号为目标元件的12-19脚，6-8脚为使能控制端。
Protel 99SE的PLD原理图的设计与普通原理图相同，但有几点是需要注意：生成PLD元理图后，在原理图中自动加入了两个PLD的元件库（PLD_Devices.lib、PLD_Symbols.lib），PLD的电路图绘制必需使用这两个库中的元件。
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1996年3月 JOURN AL OF XI′AN INSTI TU TE OF TECHNOLOGY Mar.1996采用PLD/GAL16V8的混合设计
方案实现加密和最小化
苏 恭
(陕西财经学院)
【摘 要】 通过微处理器和存贮器握手控制电路在可编程逻辑阵列GAL16V8上的
设计实例,对采用(时序、组合)混合设计方案开发GAL16V8、实现硬件加密和最小
化提供一种通用的思路和方法.
【关键词】 PLD 可编程逻辑器件 握手控制电路
【中图号】 TP302
1 G AL16V8(时序、组合)混合设计的基本原理
GAL16V8是双列直插20脚芯片,其中,20脚为V CC(+5V),10脚为数字地,引脚2～9固定为输入端,引脚12～19分别与八个输出逻辑宏单元(O LMC)相联,宏单元的输入接与阵列.与阵列的每一行线形成一个积项,每一个积项最多可由16个变量(含反馈)组成,线间形成“或”的关系,“或”项最多由八个积项组成.每一宏单元对应八个积项.输入信号和反馈信号都可以以不同的逻辑(正逻辑或负逻辑)进入与阵列.
输出逻辑宏单元的结构如图1所示,每个输出逻辑宏单元都是由多路开关、上升沿触发的
图1 输出逻辑宏单元结构
D触发器以及通道控制逻辑组成.通过对SYN、AC0、AC1(n)的编程处理(SYN的逻辑值为AC0),可使输出逻辑宏单元的多路开关化简成图2或图3两种形式,即,带反馈的组合型宏单
1995-09-12收到修改稿
图2 组合型宏单元 图3 寄存器型宏单元
元和带反馈的寄存器型宏单元.
以这两种基本形式混合设计的条件是,至少有一个输出逻辑宏单元被定义成带反馈的寄存器型.通过对异或逻辑控制位XOR(n)的编程,可以使输出具有不同的极性(高有效或低有效),从而使设计更加灵活,同时也有利于逻辑表达式的化简和实现.例如:当编程XOR(n)=“1”时,来自与阵列的“积之和”形式被转化成“和之积”形式(德摩根定律).实际中可根据具体情况灵活处理,同时还应注意反馈的极性.对于未涉及的积项往往处理成逻辑“0”,这样可以增加芯片的抗干扰能力.
2 微处理器与存贮器握手控制电路设计实例
图4所示的微处理器与存贮器握手控制电路对于通讯联络问题具有一定的普遍性.其工图4 微处理器与存贮器握手控制电路图
作原理如下:
读操作 在地址译码A 1～A 5、存取请求REQ 、
读写信号R/W 的共同作用下,时钟脉冲的上升沿
使DO (数据输出使能)有效.当数据稳定在总线上
时,时钟脉钟的第二个上升沿使DA (数据响应)
有效.待读取数据后,REQ 变为低电平,DA 恢复高
电平,完成一个读周期.
写操作 处理器把数据放在总线上,在写周期
的四个时钟脉冲后使W C(写完成)有效,下一个时
钟脉冲使W E 信号恢复高电平.REQ 信号结束后,
W C
恢复至高电平,完成一个写周期.计数器 由COUN T 0和COUN T 1构成四进制
计数器,其作用是给写数据提供延时.由A 6、A 7对
计数器的输入进行控制,且当A 6=“1”、A 7=“0”时
计数器方能正常工作,同时输出A 6.A 7作为写片
选.微处理器与存贮器握手控制电路如图4所示.37第1期 苏 恭:采用PLD /GAL16V 8的混合设计方案实现加密和最小化
3 采用(时序、组合)混和设计方案实现硬件加密和最小化
图4所示电路的逻辑表达式为DO=A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·CK DA =A 1·A 2·A 3·A 4·A 5·R /W ·DO ·CK
W E =A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·W C ·CK
W C =COUN T 0·COUN T 1·REQ ·CK
COUN T 0=A 6·W E ·COUN T 0·CK COUN T 1=A 7+COUN T 0·COUN T 1+COUN T 0·COUN T 1
W CS =A 6·A 7
实现上述逻辑需要采用(时序、组合)混合设计方案.引脚1和引脚11作为寄存器型宏单元的专用时钟和输出使能端.按芯片的混合设计要求,输出端12～19中至少有一个输出逻辑宏单元必须定义为图3所示的寄存器型,其余可为寄存器/组合型.实现上述逻辑需要9个输入端与7个输出端.注意到图2所示的组合型宏单元的输出三态门是由积项进行控制的,如将该三态门封锁住,则该输出端对外呈高阻状态,此时可以利用其反馈线使该端成为输入端.由此可以推知,采用这种方案的最大可利用输入端数目为15个.实际应用中往往达不到这个数目,原因是控制输出三态门需要来自“与阵列”积项的配合.积项的产生体现在各种编程软件中都至少需要定义一个输入端子.笔者通过直接改写熔丝图文件(JEDEC),借用REQ 来控制WCS 的使能端,利用积项置“0”封锁A 7的三态门,完成上述同样功能只需要一片GAL16V8,而采用门电路和触发器则至少需要5片集成电路才能实现.
利用带反馈的(时序、组合)混合设计方案,并通过采用对状态机的控制实现时序的配合以及输出三态门的控制技巧等方法,使硬件加密更加可靠.如在设计过程中根据具体要求再充分考虑时序、组合类型的分配,正负逻辑的合理安排,输入/输出、时钟、使能端子的利用,则可最大限度地提高芯片的利用率,使所设计的硬件最小化.
参 考 文 献
1 LATTICE .Generic Array TTICE Semiconductor Corp,1988
2 M M I .PAL prog rammable array logic handbook.Mo nolithic MM I memo ries,19833 应钢等.PLD /GAL 可编程逻辑器件原理和应用.中科院电脑公司,1992
The plan designed with PLD /GAL 16V 8to realize
the hardware secret &the minimization
Su G ong
Abstract This passage gives the general method desig ned with GAL16V8(regis-tered and combinational)to realize the hardware secret and the minimization by an example of the memory handshack circuit .
Key W ords PLD programmable logic device handshack circuit 38 西 安 工 业 学 院 学 报 第16卷。