实验五1位全加器的文本输入(波形仿真应用)
实验五1位全加器的文本输入(波形仿真应用)
实验五 1位全加器的文本输入(波形仿真用)1.实验目的通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。
学习电路的仿真方法。
2.实验内容本实验的内容是建立一个1位全加器。
在实验箱上的按键KEY1~KEY3分别为A、B 和Cin,并通过LED1~LED3指示相应的状态。
输出Sum和Cout通过LED7和LED8指示。
3.实验原理1位全加器的真值表如下所示。
表1位全加器逻辑功能真值表4.实验步骤(1) 启动Quartus II,建立一个空白工程,然后命名为full_add.qpf。
(2) 新建full_add.vhd源程序文件,编写代码。
然后进行综合编译。
若在编译过程中发现错误,则找出并更正错误,直到编译成功为止。
也可采用原理图文件的输入方式,建立半加器,然后在组成1位全加器。
原理图如下所示半加器设计1位全加器设计(3) 波形仿真步骤如下:① 在Quartus II 主界面中选择File → New 命名,打开新建文件对话框,从中选择V ector Waveform File ,如下图所示。
单击OK 建立一个空的波形编辑窗口。
选择File →Saveas 改名为full_add.vwf。
此时会看到窗口内出现如下图所示。
图 新建文件对话框 图 新建波形文件界面② 在上图所示的Name 选项卡内双击鼠标左键,弹出如图 所示的对话框。
在该对话框中单击Node Finder 按钮,弹出如图 所示的对话框。
图 添加节点对话框③ 按照下图所示进行选择和设置,先按下“list ”按钮,再按下“>>”按钮添加所有节点,最后按下“ok ”按钮。
图添加节点④波形编辑器默认的仿真结束时间为1us,根据仿真需要可以设置仿真文件的结束时间。
选择Edit→ End Time命令可以更改。
这里采用默认值不需更改。
图添加完节点的波形图⑤编辑输入节点的波形。
编辑时将使用到波形编辑工具栏中的各种工具。
1位全加器VHDL文本输入设计教案资料
1位全加器V H D L文本输入设计湖南文理学院姓名: 彭仕林 学号:201111020205 成绩:组号: 2 学院:物理与电子科学学院 年级: 大三 专业:电子信息科学与技术 课程名称: EDA 技术实验 日期:_____________一、实验名称1位全加器VHDL 文本输入设计二、实验目的学习QuartusII 软件的应用软件的应用,以及元件例化语句,进一步熟悉VHDL 设计技术。
三、实验仪器QuartusII 软件、《E-Play-SOPC 教学实验箱》四、实验原理及原理图物理与电子科学学院实验报告批阅教师签字:五、实验程序半加器:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder ISPORT (a,b : IN STD_LOGIC;s,co: OUT STD_LOGIC);END half_adder;ARCHITECTURE half1 OF half_adder ISSIGNAL c,d : STD_LOGIC;BEGINc<=a OR b;d<=a NAND b;co<=NOT d;s<=c AND d;END half1;全加器:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fulladder ISPORT (a, b, cin: IN STD_LOGIC;sum, co : OUT STD_LOGIC;M : out std_logic_vector(3 downto 0));END fulladder;ARCHITECTURE full1 OF fulladder ISCOMPONENT half_adderPORT (a,b :IN STD_LOGIC;s,co:OUT STD_LOGIC);END COMPONENT ;SIGNAL u0_co,u0_s,u1_co : STD_LOGIC;BEGINM <= "0001";U0: half_adder PORT MAP(a,b,u0_s,u0_co);U1: half_adder PORT MAP(u0_s, cin, sum, u1_co);co<=u0_co OR u1_co;END full1;六、实验步骤(1)、打开QuartusII软件。
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级:XXX姓名:XXX学号:XXX一位全加器的VHDL设计一、实验目的:1、学习MAX+PLUSⅡ软件的使用,包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理:本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成,因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法,用文本编辑器设计一个半加器,并将其封装成模块,然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤:1、打开文本编辑器,完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器,完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器,完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析:该一位加法器是由两个半加器组成,在半加器的基础上,采用元件的调用和例化语句,将元件连接起来,而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门,1位半加器的端口a和b分别是两位相加的二进制输入信号,h是相加和输出信号,c是进位输出信号。
构成的全加器中,A,B,C分别是该一位全加器的三个二进制输入端,H是进位端,Ci是相加和输出信号的和,下图是根据试验箱上得出的结果写出的真值表:信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
一位全加器的实验报告
一位全加器的实验报告一位全加器的实验报告摘要:本实验旨在通过搭建一位全加器电路,探究数字电路中的加法运算原理。
通过实验,我们成功验证了全加器的功能,并观察到了其在二进制加法中的作用。
实验结果表明,全加器是一种重要的数字电路元件,能够实现多位二进制数的相加运算。
引言:全加器是一种常见的数字电路元件,用于实现二进制数的相加运算。
它能够处理两个输入位和一个进位位,并输出一个和位和一个进位位。
全加器的设计和实现对于数字电路的理解和应用具有重要意义。
本实验将通过搭建一位全加器电路,探究其工作原理和应用。
材料与方法:1. 逻辑门:与门、或门、异或门、非门2. 连线材料:导线、电源线3. 电源:直流电源4. 示波器:用于观察电路输出波形实验步骤:1. 按照电路图搭建一位全加器电路,包括两个输入位A和B,一个进位位Cin,一个和位S和一个进位位Cout。
2. 将电源线连接至电路,确保电路正常供电。
3. 分别将输入位A和B的电平信号输入到与门和异或门中,将进位位Cin的电平信号输入到与门中。
4. 将与门和异或门的输出信号输入到或门中,得到和位S的输出信号。
5. 将与门的输出信号输入到与非门中,得到进位位Cout的输出信号。
6. 使用示波器观察和位S和进位位Cout的波形。
结果与讨论:通过实验观察,我们得到了一位全加器的输出波形。
当输入位A和B均为0时,和位S和进位位Cout均为0;当输入位A和B均为1时,和位S为0,进位位Cout为1;当输入位A和B中有一个为1时,和位S为1,进位位Cout为0;当输入位A和B均为1时,和位S和进位位Cout均为1。
这一结果与全加器的逻辑运算规则相符,验证了全加器电路的正确性。
全加器在二进制加法中起到了关键作用。
通过将多个全加器连接起来,我们可以实现多位二进制数的相加运算。
在实际应用中,全加器被广泛应用于计算机的算术逻辑单元(ALU)中,用于实现加法和其他运算。
结论:通过本实验,我们成功搭建了一位全加器电路,并验证了其在二进制加法中的功能。
EDA之1位全加器
EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
2、熟悉GW48-ES EDA实验开发系统的基本使用方法。
3、了解原理图输入设计方法。
二、实验内容设计并调试好一个1位二进制全加器,并用GW48-ES EDA实验开发系统(拟采用的实验芯片的型号为EPF10K20TC144-4或EP1K30TC144-3)进行系统仿真、硬件验证。
设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器,再由基本门电路和1位二进制半加器构成1位二进制全加器。
三、实验条件1、开发条件:MAX+plusII2、实验设备:GW48-ES EDA实验开发系统、联想电脑3、拟用芯片:EPF10K20TC144-4或EP1K30TC144-3四、实验设计半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果半加器仿真波形半加器引脚锁定实验芯片:EPF10K20TC144-4选用模式:模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a 键1 PIO0 8b 键2 PIO1 9so 二极管D1 PIO8 20co 二极管D2 PIO9 21 全加器仿真波形全加器引脚锁定实验芯片:EPF10K20TC144-4选用模式:模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain 键1 PIO0 8bin 键2 PIO1 9cin 键3 PIO2 10sum 二极管D1 PIO8 20cout 二极管D2 PIO9 21全加器真值表ain 0 1 0 1 0 1 0 1 bin 0 0 1 1 0 0 1 1 cin 0 0 0 0 1 1 1 1 sum 0 1 1 0 1 0 0 1 cout 0 0 0 1 0 1 1 1实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
(VHDL实验报告)一位半加器,全加器的设计
A
10
五、实验步骤
(一)半加器的设计
4、对设计文件进行仿真
4)编辑输入端口波形,即指定输入端口的逻辑电平变化,在波形编辑窗 口中,选择要输入波形的输入端口。以 b 端口为例,右键单击 b ,依次选 择value--clock--period,将时间改为1us。然后重复此过程将 a 的时间改 成 2us (a的周期是b的2倍),再将输入端的D0--D3选择不同的周期(一次 要有所差别)。最后选择软件的 Fie>Save进行保存。
3)加入输入、输出端口,在波形编辑器窗口左边的端口名列表 区点击鼠标右键,在弹出的右键菜单中选择 Insert Node or Bus… 命令,在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder…按钮。在出现的 Node Finder 界面中的 Filter 列表中选 择 点击 List,在 Nodes Found 窗口出现所有信号的名称,点击中 间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击 OK按钮,完成设置,回到 Insert Node or Bus 对话框,双击OK按钮 ,所有的输入、输出端口将会在端口名列表区内显示出来。
5)按默认选项,点击NEXT出现新建工程以前所有的设定信息, 再点击FINISH完成新建工程的建立。
A
7
五、实验步骤
(一)半加器的设计
2、建立文本设计文件
1)选择File--New--Device Design Files--VHDL File,点击OK按钮,打开进入文本编辑器对话框。
2)在文本编辑器中输入对应VHDL程序代码,如下图 所示:
全加器的设计采用“元件例化语句”,故需建立两个VHDL文 本编辑对话框(一个顶层文件,一个底层文件)。在相应的编辑框中 输入相应的VHDL语句,再分别以各自的实体名进行保存。注意的是顶 层文件名应必须与工程名一致。此次实验底层文件为半加器VHDL语句 ,顶层文件为全加器VHDL语句,其语句分别如下两图所示:
1位全加器原理图输入设计
实验步骤
(6)波形文件存盘。 (7)运行仿真器。 (注意,刚进入窗口时,应该将最下方的滑标拖 向最左侧,以便可观察到初始波形)。 (8)观察分析波形。 MAX+plusII项及其中的Timing Analyzer选 项,点击跳出的分析器窗口中的Start键。
实验步骤
6. 包装元件入库 7. 设计顶层文件 (1)仿照前面的“步骤2”,打开一个新的原理图 编辑窗,然后在元件输入窗的本工程目录中找到 已包装好的半加器元件,并将它调入原理图编辑 窗中。这时如果对编辑窗中的半加器元件双击, 即刻弹出此元件内部的原理图。 (2)完成全加器原理图设计。 (3)将当前文件设置成Project。
实验步骤
最后启动编译器,首先选择左上角MAX+plusII 选项,在其下拉菜单中选择编译器项Compiler。 点击Start,开始编译!如果发现有错,排除错误 后再次编译。 5. 时序仿真 (1)建立波形文件。选菜单 FileNew,再选择 Waveform Editer..项,打开波形编辑窗。
实验步骤
首先在Assign选项的下拉菜单中选择器件选择项 Device,此窗口的Device Family是器件序列 栏,应该首先在此拦中选定目标器件对应的序列 名,为了选择EPF10K10LC84-4器件,应将此 栏下方标有Show only Fastest Speed Grades 的勾消去以便显示出所有速度级别的器件。完成 器件选择后,按OK键。
一位全加器_可编程逻辑器件VHDL实验报告
1.一位全加器实验报告一、实验目的要求学习计数器的设计、仿真和硬件测试,进一步熟悉VHDL设计技术。
设计程序独立完成全加器的仿真。
全加器由两个半加器组合而成,原理类似。
半加器不考虑低位进位,但有高位进位;全加器要考虑低位的进位且该进位和求和的二进制相加,可能获得更高的进位。
二、设计方法与原理图图1是一个一位二进制全加器电路图,由图1所示,由两个半加器和一个或门构成一个一位二进制全加器;ain,bin为全加器的输入端,cin为全加器的低位进位,sum是全加器的全加和,cout是全加器的全加进位端;从而实现一位二进制全加器。
(图1)一位二进制全加器原理图三、实验内容按照教材上的步骤,在max plus II上进行编辑、编译、综合、适配、仿真。
说明例中各语句的作用,详细描述示例的功能特点,给出其所有信号的时序仿真波形。
四、源程序library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;cout,sum:out std_logic);end entity full_adder;architecture fd1 of full_adder iscomponent h_adderport(a,b:in std_logic;co,so:out std_logic);end component;component or2aport(a,b:in std_logic;c:out std_logic);end component;signal d,e,f:std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e); u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum); u3:or2a port map(a=>d,b=>f,c=>cout);end fd1;五过程性截图六、仿真结果(图2)一位二进制全加器仿真结果七、分析结果与总结由图2,本实验的目标已达成,及通过编写VHDL语言实现一个一位二进制全加器。
数字电路实验报告-组合逻辑电路的设计:一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下:
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示:
一位全加器逻辑电路图如下所示:
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计:一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图,其中Ai为被加数,Bi为加数,相邻低位来的进位数为Ci-1,输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能,并记录数据
实验结果及分析
实验数据:
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
一位全加器 实验报告
一位全加器实验报告一位全加器实验报告引言:全加器是数字电路中常见的一种逻辑电路,用于实现二进制加法运算。
在本次实验中,我们将学习并实现一位全加器电路,并通过实验验证其功能和性能。
实验目的:1. 理解全加器的原理和工作方式;2. 掌握全加器的电路设计和实现方法;3. 验证全加器的功能和性能。
实验器材:1. 电路仿真软件(如Proteus、Multisim等);2. 逻辑门集成电路(如与门、或门、异或门等);3. 连线材料;4. 示波器(可选)。
实验步骤:1. 确定全加器的真值表,包括输入信号和输出结果的对应关系。
例如,输入信号为A、B和进位Cin,输出结果为和S和进位Cout;2. 根据真值表,设计并搭建全加器电路,使用逻辑门集成电路进行布线;3. 使用电路仿真软件进行仿真验证,输入不同的二进制数值,观察输出结果是否符合预期;4. 如有需要,使用示波器观察电路的工作波形,以进一步验证电路的性能。
实验结果与分析:通过实验,我们成功地实现了一位全加器电路,并验证了其功能和性能。
输入不同的二进制数值,我们观察到输出结果与真值表相符,表明电路的逻辑运算正确。
同时,我们还观察到了电路的工作波形,进一步确认了电路的稳定性和响应速度。
结论:本次实验中,我们学习并实现了一位全加器电路,通过实验验证了其功能和性能。
全加器作为数字电路中常见的逻辑电路,具有重要的应用价值。
在实际应用中,全加器可以被组合成更复杂的电路,用于实现多位二进制加法运算。
通过本次实验,我们不仅掌握了全加器的设计和实现方法,还对数字电路的原理和工作方式有了更深入的了解。
展望:在今后的学习和研究中,我们可以进一步深入研究全加器电路的性能优化和扩展。
例如,可以通过引入更高级的逻辑门集成电路,减少电路的延迟和功耗,提高电路的工作速度和效率。
此外,还可以研究全加器电路在其他领域的应用,如计算机算术单元、密码学等。
通过不断的学习和实践,我们将能够更好地理解和应用数字电路中的全加器。
eda实验报告
EDA技术与 VHDL 实验报告电气工程系电子信息工程实验一: 1 位全加器设计实验目的:I1131.学习 QuartusII9.1 集成开发环境的使用方法以及如何建立工程和文件;2.用原理图输入设计法和VHDL 文本输入设计法设计1 位全加器;3.通过电路仿真和硬件验证,进一步了解1 位全加器的功能I113实验内容:用原理图输入设计法和VHDL 文本输入设计法分别设计1 位全加器,并下载到 CH4 实验箱上运行。
实验原理: 1 位全加器可以由两个半加器和一个或门连接而成, 因而可根据半加器的电路 (如图 3-1 所示)或真值表写出或门和半加器的 VHDL 描述。
然后根据图 3-2 写出全加器的顶层描述。
co a b so co0 0 0 0 aand20 1 1 0bnot xnor2so1 0 1 0111图 3-1半加器 h_adder 电路图及其真值表u1dh_adder a or2aainh_adder ccoutf_addercoutain A coAco f bbinsumbin BsoeBsou3sumcincinu2图 3-2全加器 f_adder 电路图及其实体模块实验步骤:1.打开实验箱电源; 2.输入移位寄存器 VHDL 程序;3.点击图标,进行分析和综合;4. 建立波形文件,进行功能仿真; 5.按接线图配置 FPGA 引脚; 6.点击图标 ,进行编译;7.下载 ****.sof 配置文件到 EP3C16Q240C8中;1 半加器的 vhdl 描述有两种,我用的是下面这种,布尔函数描述法 :( 1)布尔函数描述方法的VHDL 源程序如下:LIBRARY IEEE; --半加器描述 (1):布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso <= NOT(a XOR (NOT b)) ; co <= a AND b ;END ARCHITECTURE fh1;( 2)或门逻辑描述:LIBRARY IEEE ; --或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one ;( 3) 1 位二进制全加器顶层设计描述:LIBRARY IEEE; --1 位二进制全加器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain, bin, cin : IN STD_LOGIC;cout , sum: OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder--调用半加器声明语句PORT ( a, b :IN STD_LOGIC;co, so :OUT STD_LOGIC);END COMPONENT ;COMPONENT or2aPORT (a, b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;SIGNAL d, e,f : STD_LOGIC; --定义 3 个信号作为内部的连接线。
计算机实验报告---一位全加器
计算机实验报告
一位全加器
系别烟大软件工程
专业班级计093-2
学生姓名李维隆
学生学号200925503223
指导教师潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。
二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后,选择“new project……”新建工程,然后选择器件ispLSI1032E--70LJ84。
2.选择“New source……”并选择“Schematic”建立原理图,并添加好器件,进行引脚锁定。
3.对工程进行编译、连接,通过后进行烧录。
4.观察实验的结果是否正确。
五、心得体会
通过这次试验,使我加深了对计算机组成原理的兴趣,并且更清楚的了解了底层电路的工作方式,加深了印象。
实验五全加器的设计及应用
实验五全加器的设计及应用一、实验目的(1)进一步加深组和电路的设计方法。
(2)会用真值表设计半加器和全加器电路,验证其逻辑功能。
(3)掌握用数据选择器和译码器设计全加器的方法。
二、预习要求(1)根据表5-1利用与非门设计半加器电路。
(2)根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材(1)实验仪器:数字电路实验箱、万用表;(2)实验器件:74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153;四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算,在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的,因此加法器便成了计算机中最基本的运算单元。
(1)半加器只考虑了两个加数本身,而没有考虑由低位来的进位(或者把低位来的进位看成0),称为半加,完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
由真值表写逻辑表达式:画出逻辑图,如图5-2所示:(a)逻辑图(b)逻辑符号图5-2 半加器(2)全加器能进行加数、被加数和低位来的进位信号相加,称为全加,完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端:iA (被加数)、iB (加数)、1-i C (低位向本位的进位);2个输出端:i S (和数)、i C (向高位的进位)。
下面给出了用基本门电路实现全加器的设计过程。
1)列出真值表,如表5-2所示。
从表5-2中看出,全加器中包含着半加器,当01=-i C 时,不考虑低位来的进位,就是半加器。
而在全加器中1-i C 是个变量,其值可为0或1。
i S 、i C 的卡诺2)画出图,如图5-3所示。
(a ) i S (b ) i C图5-3 全加器的卡诺图3)由卡诺图写出逻辑表达式:如用代数法写表达式得: 即:4)画出逻辑图,如图5-4(a )所示;图5-4(b )是全加器的逻辑符号。
EDA实验一 1位全加器和四位全加器的设计
实验一1位全加器和四位全加器的设计一、实验目的1、掌握Quartus Ⅱ6.0软件使用流程。
2、初步掌握VHDL的编程方法。
3、掌握图形层次设计方法;4、掌握全加器原理,能进行多位加法器的设计。
二、实验原理(一位全加器的逻辑表达式为:sum=a^b^Cl;Ch= a&b|(a^b)&Cl.(2)四位加法器加法器是数字系统中的基本逻辑器件。
多位加法器的构成有两种方式:并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。
通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
三、实验连线(1)一位全加器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来,万用下载区右下角的电源开关拨到SOPC下载的一边2、将JPLED1短路帽右插,JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上,,打开实验箱电源。
( 2 ) 四位加法器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来,万用下载区右下角的电源开关拨到SOPC下载的一边2、JPLED1短路帽右插,JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上,,打开实验箱电源。
四、实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY fulladder ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY fulladder;ARCHITECTURE ADO OF fulladder isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;一位全加器波形如下:图4-1四位加法器波形如下:图4-2五、实验仿真过程SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch,当结果为0时彩色LED灯熄灭,当结果为1时彩灯点亮,改变SW1,SW2,SW3的输入状态,观察实验结果。
实验五 全加器构成及测试实验报告
实验五全加器构成及测试
一、实验目的
1.了解全加器的实现方法。
2.掌握全加器的功能。
二、实验所用器件和设备
1.异或门
2.与非门
3.开关,电平指示灯
三、实验内容
1.用异或非门,与非门组成如教材图6.83所示的逻辑电路。
2.将A、B、Ci-1接电平开关输出,S、Ci接电平指示灯。
3.拨动电平开关,产生A、B、Ci-1的8种组合,观测并记录S和Ci的值。
四、实验报告要求
1.写出S和Ci的逻辑表达式。
2.写出电路真值表。
3.电路图及测试电路图
五、实验操作及其结果:
S=XO+YO+CIN
Cout=X·Y+X·CIN+Y·CIN
实验错误总结:
1.实验开始的时候由于自己的粗心大意连接电路不正确,所以灯泡始终不亮。
2.可能使用了不匹配的型号器件灯泡灯泡的亮灭不符合实际要求。
3.忘记电路中电压电阻之间的关系了,导致烧坏了灯泡。
实验改正方法:
1.实验过程中格外仔细,注意电路的连接方式和电路电阻和电压之间的关系,防止实验结
果的不正确和器件的烧坏。
2.使用符合要求的实验器件。
实验指导书-一位全加器原理图输入设计
实验一:一位全加器原理图输入设计1实验目的1)熟悉Qualtus II工具软件设计的基本流程;2)掌握原理图设计输入与仿真的基本方法。
2实验设备1)PC机、WINDOWS XP SP3;2)Quartus II 9.1;3)友晶DE2开发板。
3实验内容1)熟悉Quartus II 9.1的原理图输入设计方法;2)熟悉DE2开发板;3)一位加法器设计。
4实验步骤1)建立工作库文件夹和编辑设计文件:首先建立工作库目录(如d:\Lab\Lab1\H_add),以便存储工程项目设计文件。
任何一项设计都是一项工程(Project),必须为此工程建立一个放置与此工程相关信息的文件夹,此文件夹被默认为工作库(Work Library)。
一个目录Qualtus II只允许有一个工程,同一工程的所有文件都必须放在同一目录中。
①打开编辑窗口打开Quartus II,选择菜单File→New命令。
在弹出的New对话框中选择Design Files的Block Diagram/Schematic File,如下图所示:②放置元件在原理图编辑窗中的任何空白处双击鼠标左键,跳出Symbol选择窗(或单击右键选择Insert→Symbol…),出现元件选择对话框,如下图所示:元件选择对话框中Libraries:的路径c:/altera/90/quartus/libraries/primitives下为基本逻辑元件库,双击选择你需要的元件(如二与门);或者在Name:中直接输入元件名称(AND2),单击OK按钮。
你需要的元件会出现在原理图逻辑窗中。
为了设计半加器,分别调入元件AND2、NOT、XNOR2、INPUT和OUTPUT。
如果安放相同元件,只要按住Ctrl键,同时用鼠标拖动该元件。
③添加连线,引脚命名把鼠标移到引脚附近,则鼠标自动由箭头变为十字,按住鼠标左键拖动,即可画出连线。
双击INPUT和OUTPUT的PIN-NAME,使其变成黑色,再输入各引脚名:ain、bin、co和so。
电工一位全加器实验报告
课程名称:1504010320
实验项目:一位全加器实验
姓名:吴雅惠
专业:计算机科学与技术
班级: 3
学号:1504010320
计算机科学与技术学院
实验教学中心
2016 年 4 月26 日
一、实验内容:①设计一个二进制具有低位进位的一位加法器(全加器)。
②利用Multisim10软件,对一位全加器电路进行逻辑仿真。
二、实验材料:。
计算机、 Multisim10仿真软件。
三、实验步骤:⑴在U盘上建一个文件夹:数字电路与逻辑。
⑵打开Multisim10软件,点击文件→新建→原理图。
⑶点击文件→另存为,选择U盘→数字电路与逻辑文件夹,文件名→全加器。
⑷点击主菜单中的元器件,放入所需元件、仪表并连线,调整参数进行仿真。
实验提示:
(1)点击“放置信号源”按钮,POWER_SOURCES中可选信号源、电源、地线。
(2)点击“放置基础元件”按钮,可放置变压器、电阻、电解电容、电容、开关。
(3)点击“放置二极管”按钮,可放置整流二极管、稳压二极管、整流桥。
(4)点击“放置杂项元件”按钮,可放置整流桥、保险管。
(4)点击“放置数字元件”按钮,可放置与门、或门、异或门、非门等。
(4)点击“放置显示元件”按钮,可放置逻辑测试指示器、指示灯泡。
(5)调整元件;点击元件→点击右键→替换元件;调整元件方向;Ctrl+R
四、实验结果(要求抓图)。
一位全加器实验报告
实验题目
实验报告正文一律使用A4打印纸打印或手写,页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm,下边距2 cm,右边距2 cm(左装订),多倍行距1.25倍。
正文用宋体5号字,页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器,并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析(包括需求分析、整体设计思路、概要设计)
用两个半加器和一个或门,设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成,半加器由一个与门,一个非门,同或门来实现。
在MAX+plus II 10.1环境操作步骤如下:
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习,我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难,但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。
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实验五 1位全加器的文本输入(波形仿真用)
1.实验目的
通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。
学习电路的仿真方法。
2.实验内容
本实验的内容是建立一个1位全加器。
在实验箱上的按键KEY1~KEY3分别为A、B 和Cin,并通过LED1~LED3指示相应的状态。
输出Sum和Cout通过LED7和LED8指示。
3.实验原理
1位全加器的真值表如下所示。
表1位全加器逻辑功能真值表
4.实验步骤
(1) 启动Quartus II,建立一个空白工程,然后命名为full_add.qpf。
(2) 新建full_add.vhd源程序文件,编写代码。
然后进行综合编译。
若在编译过程中发现错误,则找出并更正错误,直到编译成功为止。
也可采用原理图文件的输入方式,建立半加器,然后在组成1位全加器。
原理图如下所示
半加器设计
1位全加器设计
(3) 波形仿真步骤如下:
①在Quartus II主界面中选择File→ New命名,打开新建文件对话框,从中选择Vector
Waveform File,如下图所示。
单击OK建立一个空的波形编辑窗口。
选择
File→Save as
改名为full_add.vwf。
此时会看到窗口内出现如下图所示。
图新建文件对话框图新建波形文件界面
②在上图所示的Name选项卡内双击鼠标左键,弹出如图
所示的对话框。
在该对话框中单击Node Finder按钮,弹出如图所示的对话框。
图添加节点对话框
③
按照下图所示进行选择和设置,先按下“list”按钮,再按下“>>”按钮添加所有节点,最后按下“ok”按钮。
图添加节点
④波形编辑器默认的仿真结束时间为1us,根据仿真需要可以设置仿真文件的结束时
间。
选择Edit→ End Time命令可以更改。
这里采用默认值不需更改。
图添加完节点的波形图
⑤编辑输入节点的波形。
编辑时将使用到波形编辑工具栏中的各种工具。
下图显示了
工具栏中各种工具的功能。
图波形编辑器工具条
⑥在Quartus II主界面下选择Processing→ Simulator Tool 命令,弹出如下图对话框。
按下图步骤进行选择和设置
⑦观察仿真结果是否与设计相符合,如果不符合,须重新设计文件,再进行综合编译、仿真,直到仿真结果与设计相符为止。
图仿真设置对话框
图1位全加器仿真波形图
(4)选择目标器件并对相应的引脚进行锁定,这里选择的器件为Altera公司的Cyclone I系列的EP1C6Q240C8。
引脚锁定方法如下表所列。
(未使用引脚一定要设置)
表引脚锁定方法
(5)本实验把短接帽接到下面。
把LED1~LED8的跳帽插上,使发光二极管有效。
下载程序,按下KEY1~KEY3,观察发光二极管LED1~LED3、LED7、LED8的状态。
附加实验:
2位全加器。