精品课件-基于FPGA的数字系统设计(李辉)-第3章
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工程资源管理窗口显示设计的源文件。 处理进程窗口显示与工程资源管理窗口中源文件所对应的 操作选项。 多文档窗口显示综合报告，在文本编辑窗口中输入硬件描 述语言的代码。 信息显示窗口显示各个处理过程的处理信息。
第3章 ISE 8.2i开发系统 图3-2 工程管理用户界面
第3章 ISE 8.2i开发系统
//当复位信号为高电
//计数器加1 //计数器减1
第3章 ISE 8.2i开发系统
3.3.3 利用语言参考模板编写程序 ISE 8.2i的硬件描述语言编辑器提供了一个对输入
Verilog-HDL代码非常有帮助的语言参考模板(Language Templates)，给硬件描述语言设计者提供了一些常用的参考 模板。阅读硬件描述语言的参考模板时，选择菜单Edit中的 Language Templates…，如图3-9所示。语言参考模板中存放 了很多硬件描述语言的常用语法结构和参考范例，可以将这些 参考提高了工作效率。语言参考模板按照ABEL、 UCF、Verilog和Verilog-HDL的顺序存放在模板窗口中。
第3章 ISE 8.2i开发系统 图3-7 定义计数器的端口输入/输出信号
第3章 ISE 8.2i开发系统 图3-8 Verilog-HDL程序输入示例
第3章 ISE 8.2i开发系统
当然，如果感到填写图3-7所示的端口输入/输出信号对 话框太烦琐或不能够确定端口输入/输出信号时，也可以不填 写，用鼠标选中下一步，继续完成后面的步骤，在硬件描述语 言编辑器中可由设计者自己输入端口输入/输出信号。
reg [7:0] q; always @(posedge clk or posedge reset)
第3章 ISE 8.2i开发系统
begin if (reset) q <= 8'h00;
平时，计数器清零 else if (dir) q <= q + 1; else q <= q - 1;
end endmodule
(9) 在当前资源处理窗口中，用鼠标双击Implement Design操作选项，完成转换、映射、布局布线等功能。
第3章 ISE 8.2i开发系统
(10) 将设计程序下载到CPLD或FPGA芯片中。在当前资源 管理窗口中，用鼠标双击Configure Device(iMPACT)操作选 项，选择下载的方式和下载的文件，最后将由CPLD或FPGA芯 片实现用户设计的逻辑功能。
第3章 ISE 8.2i开发系统
(1) 双击ISE 8.2i开发系统图标
启动开发
系统，创建一个新的工程项目，然后选择File→New Project，
输入工程项目存放的路径和工程项目文件名。
(2) 选择顶层源文件的类型，为硬件描述语言和电路原
理图等输入类型进行选择，例如选择硬件描述语言为HDL。
第3章 ISE 8.2i开发系统 图3-1 设计流程
第3章 ISE 8.2i开发系统
第3章 ISE 8.2i开发系统
3.1 设计流程 3.2 工程管理用户界面 3.3 Verilog-HDL的输入方法 3.4 基于电路原理图输入的设计方法 3.5 用状态转换图描述状态机 3.6 硬件描述语言和电路原理图混合输入方式
第3章 ISE 8.2i开发系统
XILINX公司作为当前世界上最大的CPLD/FPGA生产商之一， 其开发软件不断升级换代，由早期的Foundation系列开发系 统发展到目前的ISE(Integrated Software Environment)系 列开发系统。ISE 系列开发系统集成了许多CPLD/FPGA设计工 具，利用ISE 系列开发系统能够完成XILINX公司的CPLD/FPGA 主流产品的设计输入、编译、功能仿真、时序仿真、优化和将 设计文件下载到CPLD芯片中等功能，但对于早期的Spartan、 SpartanXL和XC4000E/X系列产品已不再支持。如果用户仍然 在使用上述型号的CPLD/FPGA产品，必须安装ISE 4.x早期的 开发系统。ISE 8.2i开发系统支持以下系列的CPLD/FPGA产品。
第3章 ISE 8.2i开发系统
3.1 设 计 流 程 一般采用CPLD或FPGA芯片设计电子系统时，从设计输入 到将调试后的程序下载到CPLD或FPGA芯片中的工作流程如图 3-1所示。 利用ISE 8.2i开发系统，从设计输入(例如选择VerilogHDL输入)到将调试后的程序下载到CPLD或FPGA芯片的步骤如 下：
第3章 ISE 8.2i开发系统
ModelSim是一套独立的仿真工具，也是业界比较流行的 仿真工具之一，在CPLD/FPGA设计中也使用得比较广泛，可以 仿真VHDL程序，也可以仿真Verilog程序。在ISE 集成开发系 统中，已经为ModelSim仿真软件预留了接口，可以在ISE 集 成开发系统中直接启动ModelSim仿真软件。
第3章 ISE 8.2i开发系统
用波形文件作为输入激励信号时，在工程管理窗口下，选 择Project→New Source，选择Test Bench Waveform，然后 输入测试文件名，并在开发系统提供的波形编辑器中完成输入 信号的激励波形的编辑后，存盘退出，测试文件将出现在工程 资源窗口中。
虽然用户的设计是用VHDL或Verilog-HDL编写的程序，但 是，当将这些程序下载到CPLD或FPGA芯片中后，CPLD或FPGA 芯片通过内部的硬件资源实现用户设计的逻辑功能，而不是像 计算机的汇编语言或C语言一样，运行的是计算机指令。
第3章 ISE 8.2i开发系统
3.2 工程管理用户界面 工程管理用户界面由标题栏(显示当前工程的路径和程序名 称)、菜单栏、工具栏、工程资源管理窗口、处理进程窗口、多 文档窗口、信息显示窗口等部分组成，如图3-2所示。
第3章 ISE 8.2i开发系统 图3-4 新工程项目对话框
第3章 ISE 8.2i开发系统
工程项目名称输入完毕后，开发系统弹出图3-5所示的器 件选择等对话框，可在此对器件进行配置。例如：器件系列选 择Spartan3E；器件型号选择XC3S500E；封装形式选择FG320； 综合工具选择XST (VHDL/Verilog)，XST是XILINX公司自主开 发的综合工具，因为XILINX公司最了解自己设计的可编程逻 辑芯片，所以使用XST综合工具开发XILINX公司的产品是比较 好的选择；仿真工具可以选择Model Technology公司的 ModelSim，也可以选择XILINX公司自带的ISE Simulator (VHDL/Verilog)仿真工具。
(5) 完成Verilog-HDL程序设计后，进行语法检查(Check Syntax)和综合(Synthesis)。
第3章 ISE 8.2i开发系统
(6) 进行仿真操作时，需要编写输入信号激励文件，分 为采用Verilog-HDL语言编写仿真测试文件和采用波形编辑测 试文件两种。用Verilog-HDL编写测试文件时，在工程管理窗 口下，选择Project→New Source，选择Verilog-HDL Test Fixture，然后输入测试文件名，按照开发系统提示的步骤完 成后，测试文件将出现在工程资源窗口中，再用Verilog-HDL 语言描述该测试文件的输入信号的激励波形；
第3章 ISE 8.2i开发系统 图3-3 8位加/减计数器
第3章 ISE 8.2i开发系统
3.3.1 创建一个新的工程项目 若要创建一个新的工程项目，则选择菜单File→New
Project，弹出图3-4所示的新工程项目对话框。在该对话框 中的Project Location一栏中输入工程项目存放的路径，如 F:\isebk\counter8。在Project Name：一栏中输入工程项目 文件名，如counter8，ISE 8.2i开发系统即可自动创建一个 名为counter8的子目录。选择顶层源文件的类型(Top-Level Source Type)，有硬件描述语言和电路原理图等输入类型供 选择，例如选择硬件描述语言为HDL。
第3章 ISE 8.2i开发系统
Virtex、VirtexE、Virtex2和Virtex2PRO。 Spartan2、Spartan2E。 CPLD(XC9500、XC9500XL、XC9500XV)、CoolRunner XPLA3和CoolRunner Ⅱ。 ISE 8.2i开发系统具有电路原理图及ABEL、Verilog-HDL 或VHDL硬件描述语言输入方式，可以使用硬件描述语言描述 的电路模块形成通用的电路符号，在电路原理图中使用，使设 计输入更加灵活方便。
第3章 ISE 8.2i开发系统
3.3.2 输入Verilog-HDL程序 用硬件描述语言Verilog-HDL描述的计数器程序如下：
module counter8(clk, dir, reset, q); input clk; input dir; input reset; output [7:0] q;
第3章 ISE 8.2i开发系统 图3-6 对话选择框
第3章 ISE 8.2i开发系统
由于计数器的输出信号q是8位，因此，要输入最高位为7 和最低位为0，如图3-7所示。
完成上述步骤后，开始输入Verilog-HDL程序。ISE 8.2i 可自动调用硬件描述语言编辑器，并且Verilog-HDL的基本框 架已经设计好，用户可直接输入描述具体逻辑功能的语句，如 图3-8所示。在Verilog-HDL文本编辑器中，Verilog-HDL语句 的关键词字体颜色是蓝色，注释字体颜色是绿色。
3.3 Verilog-HDL的输入方法 用硬件描述语言Verilog-HDL描述一个图3-3所示的具有 清零功能的加/减计数器，时钟输入信号是clk(上升沿有效)； 清零输入信号是reset(低电平清零)，使用一个按键控制信号 reset；加/减计数控制信号是dir(高电平时计数值递增，低 电平时计数值递减)，使用一个按键控制信号dir；8位二进制 输出信号是q，分别控制8个LED发光二极管。
第3章 ISE 8.2i开发系统
(3) 选择器件系列型号、器件型号、封装形式、器件速 度、综合工具及仿真工具。
(4) 新的工程项目建立后，在工程管理窗口下，选择 Project→New Source，弹出对话选择框，在对话选择框中选 择Verilog-HDL Module，定义端口输入/输出信号，进入 Verilog-HDL文本编辑器。
(7) 仿真操作。在工程资源管理窗口中选中测试程序， 在当前资源管理窗口中选中Simulate Behavioral VerilogHDL Model操作选项，观察仿真波形。
第3章 ISE 8.2i开发系统
(8) 确定芯片管脚与信号的对应关系。在工程管理窗口 下，选择Project→New Source，在对话选择框中选择 Implementation Constraints File操作选项，并输入用户约 束文件名，用户约束文件将出现在工程资源窗口中，用鼠标双 击用户约束文件，进入输入芯片管脚窗口。
第3章 ISE 8.2i开发系统 图3-5 选择器件型号
第3章 ISE 8.2i开发系统
新的工程项目建立后，开始输入硬件描述语言。在工程管 理窗口下，选择菜单Project→New Source，弹出图3-6所示 的对话选择框，在该对话选择框中选择Verilog Module，并 输入程序名(Verilog文件名的扩展名为*.v)，单击Next按钮， 就可进入定义计数器端口输入/输出信号的对话选择框。
第3章 ISE 8.2i开发系统
ISE 8.2i开发系统的设计管理器(Project Navigator)将 各种原文件联系在一起，以跟踪软件的运行流程。
可以从XILINX公司的网站上免费下载ISE WebPack 8.x软 件，该软件同样支持HDL综合，也支持小规模的FPGA及全部 CPLD。
ISE 8.2i开发系统的工作环境为PC机的Windows 95、 Windows 2000或Windows NT 4.0操作系统。
第3章 ISE 8.2i开发系统 图3-2 工程管理用户界面
第3章 ISE 8.2i开发系统
//当复位信号为高电
//计数器加1 //计数器减1
第3章 ISE 8.2i开发系统
3.3.3 利用语言参考模板编写程序 ISE 8.2i的硬件描述语言编辑器提供了一个对输入
Verilog-HDL代码非常有帮助的语言参考模板(Language Templates)，给硬件描述语言设计者提供了一些常用的参考 模板。阅读硬件描述语言的参考模板时，选择菜单Edit中的 Language Templates…，如图3-9所示。语言参考模板中存放 了很多硬件描述语言的常用语法结构和参考范例，可以将这些 参考提高了工作效率。语言参考模板按照ABEL、 UCF、Verilog和Verilog-HDL的顺序存放在模板窗口中。
第3章 ISE 8.2i开发系统 图3-7 定义计数器的端口输入/输出信号
第3章 ISE 8.2i开发系统 图3-8 Verilog-HDL程序输入示例
第3章 ISE 8.2i开发系统
当然，如果感到填写图3-7所示的端口输入/输出信号对 话框太烦琐或不能够确定端口输入/输出信号时，也可以不填 写，用鼠标选中下一步，继续完成后面的步骤，在硬件描述语 言编辑器中可由设计者自己输入端口输入/输出信号。
reg [7:0] q; always @(posedge clk or posedge reset)
第3章 ISE 8.2i开发系统
begin if (reset) q <= 8'h00;
平时，计数器清零 else if (dir) q <= q + 1; else q <= q - 1;
end endmodule
(9) 在当前资源处理窗口中，用鼠标双击Implement Design操作选项，完成转换、映射、布局布线等功能。
第3章 ISE 8.2i开发系统
(10) 将设计程序下载到CPLD或FPGA芯片中。在当前资源 管理窗口中，用鼠标双击Configure Device(iMPACT)操作选 项，选择下载的方式和下载的文件，最后将由CPLD或FPGA芯 片实现用户设计的逻辑功能。
第3章 ISE 8.2i开发系统
(1) 双击ISE 8.2i开发系统图标
启动开发
系统，创建一个新的工程项目，然后选择File→New Project，
输入工程项目存放的路径和工程项目文件名。
(2) 选择顶层源文件的类型，为硬件描述语言和电路原
理图等输入类型进行选择，例如选择硬件描述语言为HDL。
第3章 ISE 8.2i开发系统 图3-1 设计流程
第3章 ISE 8.2i开发系统
第3章 ISE 8.2i开发系统
3.1 设计流程 3.2 工程管理用户界面 3.3 Verilog-HDL的输入方法 3.4 基于电路原理图输入的设计方法 3.5 用状态转换图描述状态机 3.6 硬件描述语言和电路原理图混合输入方式
第3章 ISE 8.2i开发系统
XILINX公司作为当前世界上最大的CPLD/FPGA生产商之一， 其开发软件不断升级换代，由早期的Foundation系列开发系 统发展到目前的ISE(Integrated Software Environment)系 列开发系统。ISE 系列开发系统集成了许多CPLD/FPGA设计工 具，利用ISE 系列开发系统能够完成XILINX公司的CPLD/FPGA 主流产品的设计输入、编译、功能仿真、时序仿真、优化和将 设计文件下载到CPLD芯片中等功能，但对于早期的Spartan、 SpartanXL和XC4000E/X系列产品已不再支持。如果用户仍然 在使用上述型号的CPLD/FPGA产品，必须安装ISE 4.x早期的 开发系统。ISE 8.2i开发系统支持以下系列的CPLD/FPGA产品。
第3章 ISE 8.2i开发系统
3.1 设 计 流 程 一般采用CPLD或FPGA芯片设计电子系统时，从设计输入 到将调试后的程序下载到CPLD或FPGA芯片中的工作流程如图 3-1所示。 利用ISE 8.2i开发系统，从设计输入(例如选择VerilogHDL输入)到将调试后的程序下载到CPLD或FPGA芯片的步骤如 下：
第3章 ISE 8.2i开发系统
ModelSim是一套独立的仿真工具，也是业界比较流行的 仿真工具之一，在CPLD/FPGA设计中也使用得比较广泛，可以 仿真VHDL程序，也可以仿真Verilog程序。在ISE 集成开发系 统中，已经为ModelSim仿真软件预留了接口，可以在ISE 集 成开发系统中直接启动ModelSim仿真软件。
第3章 ISE 8.2i开发系统
用波形文件作为输入激励信号时，在工程管理窗口下，选 择Project→New Source，选择Test Bench Waveform，然后 输入测试文件名，并在开发系统提供的波形编辑器中完成输入 信号的激励波形的编辑后，存盘退出，测试文件将出现在工程 资源窗口中。
虽然用户的设计是用VHDL或Verilog-HDL编写的程序，但 是，当将这些程序下载到CPLD或FPGA芯片中后，CPLD或FPGA 芯片通过内部的硬件资源实现用户设计的逻辑功能，而不是像 计算机的汇编语言或C语言一样，运行的是计算机指令。
第3章 ISE 8.2i开发系统
3.2 工程管理用户界面 工程管理用户界面由标题栏(显示当前工程的路径和程序名 称)、菜单栏、工具栏、工程资源管理窗口、处理进程窗口、多 文档窗口、信息显示窗口等部分组成，如图3-2所示。
第3章 ISE 8.2i开发系统 图3-4 新工程项目对话框
第3章 ISE 8.2i开发系统
工程项目名称输入完毕后，开发系统弹出图3-5所示的器 件选择等对话框，可在此对器件进行配置。例如：器件系列选 择Spartan3E；器件型号选择XC3S500E；封装形式选择FG320； 综合工具选择XST (VHDL/Verilog)，XST是XILINX公司自主开 发的综合工具，因为XILINX公司最了解自己设计的可编程逻 辑芯片，所以使用XST综合工具开发XILINX公司的产品是比较 好的选择；仿真工具可以选择Model Technology公司的 ModelSim，也可以选择XILINX公司自带的ISE Simulator (VHDL/Verilog)仿真工具。
(5) 完成Verilog-HDL程序设计后，进行语法检查(Check Syntax)和综合(Synthesis)。
第3章 ISE 8.2i开发系统
(6) 进行仿真操作时，需要编写输入信号激励文件，分 为采用Verilog-HDL语言编写仿真测试文件和采用波形编辑测 试文件两种。用Verilog-HDL编写测试文件时，在工程管理窗 口下，选择Project→New Source，选择Verilog-HDL Test Fixture，然后输入测试文件名，按照开发系统提示的步骤完 成后，测试文件将出现在工程资源窗口中，再用Verilog-HDL 语言描述该测试文件的输入信号的激励波形；
第3章 ISE 8.2i开发系统 图3-3 8位加/减计数器
第3章 ISE 8.2i开发系统
3.3.1 创建一个新的工程项目 若要创建一个新的工程项目，则选择菜单File→New
Project，弹出图3-4所示的新工程项目对话框。在该对话框 中的Project Location一栏中输入工程项目存放的路径，如 F:\isebk\counter8。在Project Name：一栏中输入工程项目 文件名，如counter8，ISE 8.2i开发系统即可自动创建一个 名为counter8的子目录。选择顶层源文件的类型(Top-Level Source Type)，有硬件描述语言和电路原理图等输入类型供 选择，例如选择硬件描述语言为HDL。
第3章 ISE 8.2i开发系统
Virtex、VirtexE、Virtex2和Virtex2PRO。 Spartan2、Spartan2E。 CPLD(XC9500、XC9500XL、XC9500XV)、CoolRunner XPLA3和CoolRunner Ⅱ。 ISE 8.2i开发系统具有电路原理图及ABEL、Verilog-HDL 或VHDL硬件描述语言输入方式，可以使用硬件描述语言描述 的电路模块形成通用的电路符号，在电路原理图中使用，使设 计输入更加灵活方便。
第3章 ISE 8.2i开发系统
3.3.2 输入Verilog-HDL程序 用硬件描述语言Verilog-HDL描述的计数器程序如下：
module counter8(clk, dir, reset, q); input clk; input dir; input reset; output [7:0] q;
第3章 ISE 8.2i开发系统 图3-6 对话选择框
第3章 ISE 8.2i开发系统
由于计数器的输出信号q是8位，因此，要输入最高位为7 和最低位为0，如图3-7所示。
完成上述步骤后，开始输入Verilog-HDL程序。ISE 8.2i 可自动调用硬件描述语言编辑器，并且Verilog-HDL的基本框 架已经设计好，用户可直接输入描述具体逻辑功能的语句，如 图3-8所示。在Verilog-HDL文本编辑器中，Verilog-HDL语句 的关键词字体颜色是蓝色，注释字体颜色是绿色。
3.3 Verilog-HDL的输入方法 用硬件描述语言Verilog-HDL描述一个图3-3所示的具有 清零功能的加/减计数器，时钟输入信号是clk(上升沿有效)； 清零输入信号是reset(低电平清零)，使用一个按键控制信号 reset；加/减计数控制信号是dir(高电平时计数值递增，低 电平时计数值递减)，使用一个按键控制信号dir；8位二进制 输出信号是q，分别控制8个LED发光二极管。
第3章 ISE 8.2i开发系统
(3) 选择器件系列型号、器件型号、封装形式、器件速 度、综合工具及仿真工具。
(4) 新的工程项目建立后，在工程管理窗口下，选择 Project→New Source，弹出对话选择框，在对话选择框中选 择Verilog-HDL Module，定义端口输入/输出信号，进入 Verilog-HDL文本编辑器。
(7) 仿真操作。在工程资源管理窗口中选中测试程序， 在当前资源管理窗口中选中Simulate Behavioral VerilogHDL Model操作选项，观察仿真波形。
第3章 ISE 8.2i开发系统
(8) 确定芯片管脚与信号的对应关系。在工程管理窗口 下，选择Project→New Source，在对话选择框中选择 Implementation Constraints File操作选项，并输入用户约 束文件名，用户约束文件将出现在工程资源窗口中，用鼠标双 击用户约束文件，进入输入芯片管脚窗口。
第3章 ISE 8.2i开发系统 图3-5 选择器件型号
第3章 ISE 8.2i开发系统
新的工程项目建立后，开始输入硬件描述语言。在工程管 理窗口下，选择菜单Project→New Source，弹出图3-6所示 的对话选择框，在该对话选择框中选择Verilog Module，并 输入程序名(Verilog文件名的扩展名为*.v)，单击Next按钮， 就可进入定义计数器端口输入/输出信号的对话选择框。
第3章 ISE 8.2i开发系统
ISE 8.2i开发系统的设计管理器(Project Navigator)将 各种原文件联系在一起，以跟踪软件的运行流程。
可以从XILINX公司的网站上免费下载ISE WebPack 8.x软 件，该软件同样支持HDL综合，也支持小规模的FPGA及全部 CPLD。
ISE 8.2i开发系统的工作环境为PC机的Windows 95、 Windows 2000或Windows NT 4.0操作系统。