第4章习题答案

思考题：

题4.1.1 按触发方式触发器可分为、和三类。

答：电平触发、主从触发、边沿触发。

题4.1.2 由与非门构成的RS锁存器输入信号不允许同时为。

答：0

题4.1.3 触发器有个稳定状态，它可记录位二进制码，存储8位二进制信息需要个触发器。

答：2、1、8。

题 4.1.4 如果由或非门构成的RS锁存器输入信号同时为1，此时输出的原端Q和非端Q 为。然后改变两输入信号为0，输出原端Q和非端Q为。

答：0、不定（0，1或1，0）

题4.2.1 在图4.2.1（b）中将C1改为C2，当C2有效时，1S、1R和C2 。

答：无关。

题4.2.2 同步RS触发器和RS锁存器主要区别是。

答：触发信号。

题4.2.3 保证同步D触发器的输出稳定，要求输入有效信号的高电平至少需要。答：4t pd。

题4.2.4 同步触发器的缺点是。

（A）抗干扰能力差（B）空翻现象（C）多次翻转（D）约束条件

答：A、B、C、D。

题4.2.5 同步D触发器和同步RS触发器相同之处是，不同之处是。

（A）空翻现象，约束条件（B）同步信号，空翻现象

（C）约束条件，空翻现象（D）时钟，同步信号

答：A

题4.3.1 具有约束条件的触发器有。

（A）主从RS触发器（B）由主从RS触发器组成D触发器

（C）主从JK触发器（D）由主从JK触发器组成D触发器

答：A

题4.3.2 具有一次翻转特性的触发器有。

（A）主从RS触发器（B）由主从RS触发器组成D触发器

（C）主从JK触发器（D）由主从JK触发器组成D触发器

答：Ｃ、D

题4.3.3 主从RS触发器不能完全克服多次翻转的原因是。

（A）主从RS触发器的主触发器工作原理和同步RS触发器相同

（B）主从RS触发器的从触发器工作原理和同步RS触发器相同

（C）输入信号R不稳定

1

2

（D ）异步复位或置位不考虑时钟的到来就将输出清零或置1 答：A

题4.3.4 主从触发器的时钟在高电平时，将输入信号传递到 。在低电平时，将信号传递到 。

（A ） 从触发器输出 （B ）主触发器输出 （C ）JK 触发器输出 （D ）D 触发器输出 答：B 、A

题4.3.5 主从JK 触发器在时钟CP 高电平时，输入信号J 、K 应保持 。在CP 变为低电平时，至少保持 可将主触发器来的信号传递到输出。

（A ）1t pd （B ）2t pd （C ）3t pd （D ）4t pd 答：C 、D

题4.3.6 T 触发器的激励信号T = 。

（A ）1+⊕n n Q Q （B ）1++n n Q Q （C ）1++n Q T （D ）T Q n + 答：A

题4.3.7 主从触发器输入信号需要时钟CP 时传到输出，改变输出状态。

（A ）1个周期的低电平（B ）1个周期的高电平（C ）高电平时（D ）低电平时 答：A 、B

题4.4.1 抗干扰能力最弱的触发器是 。

（A ）主从RS 触发器 （B ）维持阻塞RS 触发器

（C ）主从JK 触发器 （D ）由主从JK 触发器组成D 触发器 答：A

题4.4.2 没有空翻现象的触发器有 。

（A ）主从RS 触发器 （B ）维持阻塞RS 触发器 （C ）维持阻塞D 触发器 （D ）传输延迟JK 边沿触发器 答：B 、C 、D

题4.4.3维持阻塞RS 触发器利用 , 在时钟CP 的边沿传递数据, 传输延迟D 触发器利用 , 在时钟CP 的边沿传递数据,。

（A ）门的延时 （B ）维持阻塞线 （C ）脉冲的低电平 （D ）高电平或低电平 答：B 、A

题4.4.4 分析传输延迟JK 触发器之后, 发现CP 在高电平时, 输出状态 。CP 在低电平时，输出状态 。

（A ） 不变 （B ）为0 （C ）为1 （D ）改变 答：A 、A

题4.4.5在时钟CP 有效的情况下, 触发器输出的新状态等于输入信号的是 触发器。

（A ）D （B ）JK （C ）RS （D ）T 答：D

题4.4.6 D 触发器的输入信号D 在CP 的上升沿到来前需要维持 ，CP 的上升沿到来后，时钟CP 应保持 。

（A ）1t pd （B ）2t pd （C ）3t pd （D ）4t pd 答：B 、C

题4.5.1指出下列哪种电路结构的触发器可以构成移位寄存器，哪些不能构成移位寄存器。如果能够，请在（）内画√，否则画×。

（A）RS锁存器（）（B）同步RS触发器（）（C）主从JK触发器（）（D）维持阻塞触发器（）（E）用CMOS传输门组成的边沿触发器（）

答：×、√、√、√、√

题4.5.2 对于D触发器，如果令Q

D ，则D触发器可以完成触发器的逻辑功能。答：计数

题4.5.3有4个JK触发器的J和K全接高电平，第1个JK触发器的时钟接外加时钟信号，第1个JK的输出Q作为第2个JK触发器的时钟，第2个JK的输出Q端作为第3个JK触发器的时钟，第3个的输出Q端作为第4个JK触发器的时钟，且每个JK触发器时钟为低电平有效，问电路完成什么功能？。若每个JK触发器时钟为高电平有效，问电路又完成什么功能？。

答：加1十六进制计数、减1十六进制计数

题4.5.4 JK触发器在CP脉冲作用下，能完成Q n+1= Q n的输入信号应为。

(A) J=K=0 (B) J=Q，K=Q(C) J=Q，K=Q(D) J=Q，K=0 (E) J=0，K=Q

答：A、B、D、E

题 4.5.5若D触发器的D端连在Q端上，经100个脉冲作用后，其次态为0，则现态应为。

答：0

题4.5.6主从RS触发器通过逻辑功能转换为D触发器，D触发器输出状态改变需要时钟的触发方式为。

(A)上升边沿(B)高电平(C) 低电平(D) 一个脉冲(E) 下降边沿

答：D

习题与自检题

习题4.1在题图4.1（a）所示电路中，设现态Q1Q2Q3=000，分析经5个脉冲作用后，各触发器的输出状态Q1Q2Q3是什么，经过几个脉冲又回到了初始状态。

CP

1D Q

C1

Q Q1Q

2Q3

1D Q

C1

1D Q

C1

(a)

题图4.1 习题4.1图

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