数电-时序逻辑电路练习题(修改)
数电1-10章自测题及答案(2)
7、
1、 2、 3、 4、 5、
6、
7
二进制数有0~9是个数码，进位关系为逢十进一。 格雷码为无权码，8421BCD 码为有权码。 一个n 位的二进制数，最高位的权值是 2A n+1。
十进制数证书转换为二进制数的方法是采用“除
2取余
法〞。 二进制数转换为十进制数的方法是各位加权系之和。 对于二进制数负数，补码和反码相同。 有时也将模拟电路称为逻辑电路。
对于二进制数正数，原码、反码和补码都相同。 ()
(V ) (V ) (V ) (V ) ( ( (V (
) ) )
) 10、余3BCD 码是用 3位二进制数表示 位十进制数。 ( )
三、选择题
1、在二进制技术系统中，每个变量的取值为
( A )
A 、0 和 1
B 、0~7
C 、 0~10
D 、
0~F
2、二进制权值为
( B )
A 、10的幕
B 、2的幕
C 、8的幕
D 、 16的幕
3、连续变化的量称为
( B )
A 、数字量
B 、模拟量
C 、二进制量
D 、
16进制量
4、十进制数 386的8421BCD 码为
( B )
A 、0011 0111 0110
B 、 0011
1000 0110
C 、1000 1000 0110
D 、0100 1000 0110
5、在以下数中，不是余 3BCD 码的是
( C )
A 、 1011
B 、 0111
C 、 0010
D 、 1001
6、十进制数的权值为
( D )
A 、2的幕
B 、8的幕
C 、16的幕
D 、10的幕
负二进制数的补码等于 原码 B 、反码
C 、原码加1
( D 、反码加1
第一章绪论
一、填空题
1根据集成度的不同，数字集成电路分位以下四类： 小规模集成电路、中规模集成电路、
时序电路习题答案
时序电路习题答案
时序电路习题答案
时序电路是数字电路中的一种重要类型，它通过控制信号的时序来实现特定的功能。在学习时序电路的过程中，我们经常会遇到一些习题，下面我将为大家提供一些常见时序电路习题的答案，希望能够帮助大家更好地理解和掌握时序电路的知识。
1. 以下是一个简单的D触发器电路，请问在输入信号发生变化时，输出信号的变化情况是怎样的？
答案：D触发器是一种常用的时序电路元件，它具有存储和传输功能。当输入信号D发生变化时，输出信号Q的变化情况取决于时钟信号CLK的边沿类型。如果CLK为上升沿触发，那么当CLK信号上升沿到来时，输出信号Q将跟随输入信号D的变化而变化；如果CLK为下降沿触发，那么当CLK信号下降沿到来时，输出信号Q将跟随输入信号D的变化而变化。
2. 下图是一个时序电路的状态图，请问该电路的输出信号在各个状态之间是如何变化的？
答案：根据状态图，我们可以看出该时序电路有三个状态：S0、S1和S2。在初始状态S0时，输出信号为0；当输入信号满足特定条件时，电路将转移到状态S1，此时输出信号变为1；当输入信号再次满足特定条件时，电路将进入状态S2，输出信号又变为0。根据状态图，我们可以清晰地看到输出信号在各个状态之间的变化情况。
3. 下图是一个时序电路的时序图，请问该电路的功能是什么？
答案：根据时序图，我们可以看出该时序电路是一个计数器电路。当时钟信号
CLK的上升沿到来时，输出信号Q的值会递增1。在初始状态下，输出信号Q
的值为000；当CLK的第一个上升沿到来时，Q的值变为001；以此类推，每
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数字电子技术习题库
一、填空题（每空1分,共20分)
1。 有一数码10010011，作为自然二进制数时，它相当于十进制数（ ），作为8421BCD 码时,它相当于十进制数（ ).
2。三态门电路的输出有高电平、低电平和（ ）3种状态。
3．TTL 与非门多余的输入端应接（ )。 4．TTL 集成JK 触发器正常工作时，其d R 和d S 端应接（ ）电平。
5。 已知某函数⎪⎭
⎫ ⎝
⎛+⎪⎭⎫ ⎝
⎛++=D C AB D C A B F ，该函数的反函数F =（ ）.
6. 如果对键盘上108个符号进行二进制编码，则至少要( ）位二进制数码. 7。 典型的TTL 与非门电路使用的电路为电源电压为（ )V ，其输出高电平为（ )V,输出低电平为( ）V ， CMOS 电路的电源电压为（ ） V 。
8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ）
。 9．将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM.该ROM 有（ ）根地址线,有（ ）根数据读出线.
(完整版)数电选择题汇总
1
、
∑=)15,14,10,9,8,4,3,2(),,,(1D C B A F ,D AC C B A D C B A ABC C B A F ++++=2,它
们的逻辑关系是（ A ）。
A. 21F F =
B. 21F F =
C. 021=+F F
D.1F 和2F 互为对偶式
2、由集电极开路门构成的逻辑电路如图所示，则它所完成的逻辑功能是
F ＝（
C
）。
A 、A ⊕B
B 、B A ⊕
C 、AB B A +
D 、AB B A
3、74LS138是3线-8线译码器，译码输出为低电平有效，若
输入A 2A 1A 0=100时，输出
= B 。
Ａ.00010000， B. 1110111 C. 11110111 4、引起组合逻辑电路中竟争与冒险的原因是（ D ）
A 、逻辑关系错；
B 、 干扰信号；
C 、电路延时；
D 、电源不稳定。 5、时序逻辑电路中一定包含 A 。
A. 触发器
B. 组合逻辑电路
C. 移位寄存器
D. 译码器
6、如图时序电路的初始状态为000012=Q Q Q ，经过2个时钟脉冲作用后其状态为
) (。B
A 、001 .012=Q Q Q a
B 、011 .012=Q Q Q b
C 、111 .012=Q Q Q c
D 、110 .012=Q Q Q d
7、如果一个半导体储存器中有m 位地址线，则应有（ ）个储存单元，若输出位数为n 位，则其存储容量为（ ）位。( D ) A ：m 、m ×n B ：2m 、2n C ：2m 、2n D ：2m 、 2m ×n
8、下列哪种电路没有稳态（A ）
习题答案(数电)
解：属同步时序电路，时钟方程省去。 属同步时序电路，时钟方程省去。 驱动方程： 驱动方程：
J 1 = Q3 J 2 = Q1 J 3 = Q2 K1 = 1 K 2 = Q1 K 3 = Q2
* Q1 = Q3 Q1 * Q2 = Q1 Q2 + Q1Q2 = Q1 ⊕ Q2 * Q3 = Q2 Q3 + Q2Q3 = Q2
数字电子技术基础 列状态转换表 画状态转换图和时序波形图
由状态图可以看出， 由状态图可以看出， 当输入X 当输入 ＝0时，状态变化为： 00→01→10→11→00→… 时 状态变化为： 当X＝1时，状态变化为： 00→11→10→01→00→… ＝ 时 状态变化为： 可见，该电路既具有递增计数功能，又具有递减计数功能， 可见，该电路既具有递增计数功能，又具有递减计数功能， 是一个2位二进制同步可逆计数器 位二进制同步可逆计数器。 是一个 位二进制同步可逆计数器。 西安工程大学
西安工程大学
数字电子技术基础 20. 已知主从结构 触发器输入端 、K和CP的电压波形如图所示， 已知主从结构JK触发器输入端 触发器输入端J、 和 的电压波形如图所示 的电压波形如图所示， Q 端对应的波形。设触发器的初始状态为Q 试画出 Q 、 端对应的波形。设触发器的初始状态为 = 0。 。 答案： 答案：
输出方程
Y = Q3
[数电2]实验3 时序逻辑电路。哈工大威海
![[数电2]实验3 时序逻辑电路。哈工大威海](https://img.taocdn.com/s3/m/3c5857771711cc7931b71659.png)
测试题目预考核题目
试题1、
A：单电源；
B：双电源；
C：正负电源；
你的答案：C 错
试题2、
A：Ｄ触发器；
B：10进制计数器；
C：JK触发器；
你的答案：B
试题3、
A：Ｄ触发器；
B：16进制计数器；
C：JK触发器；
你的答案：B
试题4、
A：1；
B：2；
C：3；
你的答案：C
试题5、
A：GND；
B：+5V；
C：-5V；
你的答案：B
试题6、
A：时钟下降沿；
B：时钟上升沿；
C：上升和下降沿都有效；
你的答案：B
试题7、
A：异步；
B：同步；
你的答案：B
试题8、
A：（12V、GND）；
B：（+5V、-5V）；
C：（+5V、GND）；
你的答案：B 错
数电第五章时序逻辑电路2
∧
Vcc RCO Q0 Q1 Q2 Q3 ET LD
16 15 14 13 12 11 10 9
74160
1 2 3 4 5 6 78
RD CP D0 D1 D2 D3 EP GND
任意进制计数器的构成方法
用 N 进制计数器，构成 M 进制计数器
（一） M<N 的情况
1、复位法（即清零法） 利用第M+1个状态译码，使 RD=0 ， 不等下一个CP脉冲到来，电路立即回到0000状态。 电路输出 M个稳定状态， 第M+1个状态为暂态，不等稳定，就已消失。
1 1 Qn 由JK=11控制触发器 翻转计数
用4个维—阻型J-K触发器组成 4位异步二进制加法计数器
1J
CP 0
CP
C1
1K
1
Q 0 1J CP 1 C1
1K
Q
Q
1
2
Q 3
1J
CP 2 C1
1J
CP 2 C1
1K
1K
Rd
CP 1 2 3 4 5 6 Q0 0 1 0 1 0
7 8 9 10 11 12 13 14 15 16
高位的C 端是此计数器的进位输出端，进位信号为Y=1。
例2 试用两片74LS160构成百进制计数器。
1、连接线路
为何用非门？
Y
数电期末模拟题及答案
《数字电子技术》模拟题一
一、单项选择题（2×10分）
1．下列等式成立的是（）
A、A⊕1=A
B、A⊙0=A
C、A+AB=A
D、A+AB=B
2．函数F=(A+B+C+D)(A+B+C+D)(A+C+D)的标准与或表达式是（）
A、F=∑m(1,3,4,7,12)
B、F=∑m(0,4,7,12)
C、F=∑m(0,4,7,5,6,8,9,10,12,13,14,15)
D、F=∑m(1,2,3,5,6,8,9,10,11,13,14,15)
的RAM。
、、C、D、
．函数F=A C+AB+，无冒险的组合为（）。
B=C=1B、C=0D、B=C=O
A、多谐振荡器
B、施密特触发器
C、双稳态触发器
D、单稳态触发器
二、判断题（1×10分）
（）1、在二进制与十六进制的转换中，有下列关系：
（）B=（9DF1）H
（）2、8421码和8421BCD码都是四位二进制代码。
（）3、二进制数1001和二进制代码1001都表示十进制数9。
（）4、TTL与非门输入采用多发射极三极管，其目的是提高电路的开关速度。（）5、OC与非门的输出端可以并联运行，实现“线与”关系，即L=L1+L2（）6、CMOS门电路中输入端悬空作逻辑0使用。
（）7、数字电路中最基本的运算电路是加法器。
（）8、要改变触发器的状态，必须有CP脉冲的配合。
（）9、容量为256×4的存储器，每字4位，共计256字，1024个存储单元。（）10、自激多谐振荡器不需外加触发信号，就能自动的输出矩形脉冲。
是否
、C，
CP
，试
四
→4
,试用8选1数据选择器74151和四位同步二进制加法计数器74LS161
数电参考题目
填空题
1．将十进制数10转换成二进制数为____。 2．D 触发器的特性方程是____。
3．静态RAM 是靠____存储信息，动态RAM 是靠 存储信息。
4．描述时序逻辑电路逻辑功能的方程有____方程、_____方程和____方程。 5．逻辑函数的表达形式主要有_____、______、 、______四种。 6．逻辑函数F=B A B A 的对偶函数F ′=______。
7．存储4位二进制信息，要_____个触发器。
8．对于T 触发器，若初态为0，欲使次态为0，则输入T=____。 9．对９个输入信号进行编码，至少需要_____位二进制编码。
1．十进制数15转换为二进制是____。
2．只读存储器ROM 在掉电后所存数据将____。
3．对于JK 触发器，若J=K=1，则可完成的逻辑功能是_____。
4．描述时序逻辑电路逻辑功能的方程有____方程、_____方程和____方程。
5．组合逻辑电路的输出在任何时刻都只取决于同一时刻的_____，而与电路_____的状态无关。
6．RAM 根据所采用的存储单元工作原理不同，可以分为_____存储器和_____存储器。 7．集成单稳态触发器按工作特性可分为____和____两种类型。 8.．对于T 触发器，若初态为1，欲使次态为0，则输入T=____。 9．JK 触发器特征方程为_____。
10．对4个输入信号进行编码，至少需要_____位二进制数码。
判断题
1．数字电路中的1比0大。
2．当决定某个事件的全部条件都具备时，这件事才会发生。这种关系称为与关系。 3．十进制数10和十六进制数10一样大。
时序逻辑电路习题
触发器
一、单项选择题：
(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0
B、1
C、Q
D、
(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0
B、1
C、Q
(4)请选择正确的RS触发器特性方程式。
A、
B、
C、 (约束条件为)
D、
(5)请选择正确的T触发器特性方程式。
A、
B、
C、
D、
(6)试写出图所示各触发器输出的次态函数(Q
)。
n+1
A、
B、
C、
D、
(7)下列触发器中没有约束条件的是。
A、基本RS触发器
B、主从RS触发器
C、同步RS触发器
D、边沿D触发器
二、多项选择题：
(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表
B、特性方程
C、状态转换图
D、状态转换卡诺图
(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0
B、J=Q,K=
C、J=,K=Q
D、J=Q,K=0
(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1
B、J=0,K=0
C、J=1,K=0
D、J=0,K=1
(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1
B、J=1,K=0
C、J=K=0
D、J=0，K=1
三、判断题：
(1)D触发器的特性方程为Q n+1=D，与Q
无关，所以它没有记忆功能。（）
n
(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）
(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（）
(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
数电练习试题(有答案)资料
50.7KHz 。（ ）
23. 建立图形编辑文件时，保存的路径可以包含中文名。 （ ）
24. 相比 FPGA ， CPLD 的单元数目多。 （ ）
25. 相比 FPGA， CPLD 的单元功能强。 （ ）
四、分析、设计、化简题
（一） 将下列逻辑函数化简成最简与或表达式。
（1） F1 AB ABD A D A F2 ( A, B,C, D) m (0，1，4，5，7，8，13，15）
制加法计数器，要求写出 LD 的表达式；画出连线图。
74LS161 的功能表
CP CR LD
×
0
×
↑
1
0
×
1
1
×
1
1
↑
1
1
CTT CT P 工作状态
××
清零
××
预置数
保持（包括 01
C 状态）
× 0 保持（ C=0 ）
11
计数
Q 0 Q1 Q2 Q3
RD
LD
CP 74LS161
OC
CTT CT P D 0 D1 D 2 D3
、
、
和
四个步骤。
18．根据 D/A 转换器分辨率计算方法， 4 位 D/A 转换器的分辨率为
。
19． DAC 的转换精度包括
和
20．为使采样输出信号不失真地代表输入模拟信号，
数电习题及答案
一、
时序逻辑电路与组合逻辑电路不同，其电路由 组合逻辑电路 和 存储电路（触发器）
两部分组成。
二、描述同步时序电路有三组方程，分别是 驱动方程 、状态方程 和 输出方程 。
三、时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电
路 两大类。
四、试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态
转换图和时序图。
解：驱动方程：
00110
1J K J K Q ==== 状态方程：
10011
10
10n n Q Q Q
Q Q Q Q ++==+ 输出方程：10Y Q Q =
状态图：功能：同步三进制计数器
五、试用触发器和门电路设计一个同步五进制计数器。
}
解：采用3个D 触发器，用状态000到100构成五进制计数器。
（1）状态转换图
（2）状态真值表
（3）求状态方程
（4）驱动方程 （5）逻辑图（略）
[题] 分析图所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出
状态转换图，并说明时序电路是否具有自启动性。
解：触发器的驱动方程
20010210
1021
1
J Q K J Q J Q
Q K Q K ====⎧⎧⎧⎨
⎨
⎨
==⎩⎩⎩ （
触发器的状态方程
12001
1010112210
n n n Q Q Q Q Q Q Q Q Q Q Q Q +++==+=⎧⎪⎪⎨⎪⎪⎩
输出方程 2Y Q = 状态转换图如图所示
所以该电路的功能是：能自启动的五进制加法计数器。
[题] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。
数电_时序逻辑电路练习试题
×
D 2n − 1
×
分析提示
n 位扭环形计数器，由 n 个触发器构成，共有 2n 个状态，
有效状态数 = 2n ，无效状态数 = 2n −2n 。
第 11 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
11、4个触发器构成的8421BCD码计数器，其无关状态的个数为( ) 。
A 6个
√
B 8个
×
0
第 1
17。
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
17、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，
计数时的最小状态是
( )。
A 0000
×
1
_ EP Q3 Q2 Q1 Q0 C 1
B 1111
×
ET 74LS161 L_D
CP
CP D3 D2 D1 D0 RD
( )。
A 0000
×
B 1000
×
C 0010
√
D 0001
×
分析提示
扭环形计数器在状态转换时，每次只有一位触发器的状态发 生变化。4 位扭环形计数器的状态图为：
Q1Q2Q3Q4 1000 1100 1110 1111
0000 0001 0011 0111
第 15 页
数电题库及答案
数字电子技术习题库
一、填空题（每空1分，共20分）
1. 有一数码10010011，作为自然二进制数时，它相当于十进制数（ ），作为8421BCD 码时，它相当于十进制数（ ）。
2.三态门电路的输出有高电平、低电平和（ ）3种状态。
3．TTL 与非门多余的输入端应接（ ）。 4．TTL 集成JK 触发器正常工作时，其d R 和d S 端应接（ ）电平。
5. 已知某函数⎪⎭⎫ ⎝⎛+⎪⎭⎫ ⎝⎛++=D C AB D C A B F ，该函数的反函数F =
（ ）。
6. 如果对键盘上108个符号进行二进制编码，则至少要（ ）位二进制数码。
7. 典型的TTL 与非门电路使用的电路为电源电压为（ ）V ，其输出高电平为（ ）V ，输出低电平为（ ）V ， CMOS 电路的电源电压为（ ） V 。 8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ）
。 9．将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM 。该ROM 有（ ）根地址线，有（ ）根数据读出线。
10. 两片中规模集成电路10进制计数器串联后，最大计数容量为（ ）位。 11. 下图所示电路中， Y 1＝（ ）；Y 2 ＝（ ）；Y 3 ＝（ ）。
12. 某计数器的输出波形如图1所示，该计数器是（ ）进制计数器。
A
B Y 1 Y 2 Y 3
13．驱动共阳极七段数码管的译码器的输出电平为（ ）有效。
二、单项选择题（本大题共15小题，每小题2分，共30分）
数电选择题
1
、
∑=)15,14,10,9,8,4,3,2(),,,(1D C B A F ,D AC C B A D C B A ABC C B A F ++++=2,它
们的逻辑关系是（ A ）。
A. 21F F =
B. 21F F =
C. 021=+F F
D.1F 和2F 互为对偶式
2、由集电极开路门构成的逻辑电路如图所示，则它所完成的逻辑功能是
F ＝（
C
）。
A 、A ⊕B
B 、B A ⊕
C 、AB B A +
D 、AB B A
3、74LS138是3线-8线译码器，译码输出为低电平有效，若
输入A 2A 1A 0=100时，输出
= B 。
Ａ.00010000， B. 1110111 C. 11110111 4、引起组合逻辑电路中竟争与冒险的原因是（ D ）
A 、逻辑关系错；
B 、 干扰信号；
C 、电路延时；
D 、电源不稳定。 5、时序逻辑电路中一定包含 A 。
A. 触发器
B. 组合逻辑电路
C. 移位寄存器
D. 译码器
6、如图时序电路的初始状态为000012=Q Q Q ，经过2个时钟脉冲作用后其状态为
) (。B
A 、001 .012=Q Q Q a
B 、011 .012=Q Q Q b
C 、111 .012=Q Q Q c
D 、110 .012=Q Q Q d
7、如果一个半导体储存器中有m 位地址线，则应有（ ）个储存单元，若输出位数为n 位，则其存储容量为（ ）位。( D ) A ：m 、m ×n B ：2m 、2n C ：2m 、2n D ：2m 、 2m ×n
8、下列哪种电路没有稳态（A ）
数电本科总复习3-时序逻辑电路总复习20100527
同步三进制可逆计数器,并且能自启动。
45、试分析下图电路的功能。
输 CP
74161同步加法计数器的功能表
入
输出
Q0 Q1 Q2 Q3
说明
PTD
× 0×
↑ 10
×
11
×
11
↑
11
↑ 10
CB A ×× ×× × × ×× D C B A 0 × ××× × ×0 ×× × × 1 1 ××× × ×× 0 0 0 0
时间Ｔ，图中R1=R2=10千欧, C=0.1微法。 四位同步二进制加法计数器Ｔ4161功能表如下所示。
CP
S1 S2 工作状态
× 0 × × × 清零
↑ 1 0 × × 预置数
× 1 1 0 1 保持(包括C)
× 1 1 × 0 保持(C=0)
↑ 11 1 1
计数
36、有一个左移移位
寄存器，当预先置入1011后，其串行输入固定接0，在4个移位
为置数输入端，其中D3为高位，D0为低位。 （2）用两片 74LS161 二进制计数器构成 40 进制计数器，画 出电路图。74LS161为同步16进制计数器，它的逻辑图和功能 表如下。
解题要点：根据题目要求确定用两片161级联成16×16的计数器，再用 反馈归零法设计。
（1）计数状态（16进制）
·
清零
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按各电路的连接方式，求出驱动方程 并代入特性方程 。
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第 5 章 时序逻辑电路
单项选择题
4、从0开始计数的N进制增量计数器，最后一个计数状态为 ( ) 。
AN
×
B N－1
√
C N+1
×
D 2N
×
分析提示
从0开始计数的N进制增量计数器，其计数状态依次是0、1、 2、…、 N－1 ，共 N 个计数状态。
钟作用下，计数器的下一状态为
( )。
Q1
Q2
Q3
A 101 √
1D CP
_
C1 Q1
1D _
C1 Q2
1D _
C1 Q3
B 111
×
C 010 ×
分析提示
D 000 ×
各触发器的状态方程：Qin1
n
Qi
，i
=
1,
2,
3
各触发器的时钟条件：CP1 ↑= CP↑, CP2 ↑= Q1↑, CP3 ↑= Q2↑
计数器的有效状态数为
( )。
A 16 个
×
&
1
_ EP Q3 Q2 Q1 Q0 C
B 8个
×
ET 74LS161 L_D
C 10 个
√
CP
CP D3 D2 D1 D0 RD
1
D 12 个
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。
计数范围为：
预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001
×
C 010
×
分析提示
D 000
×
各触发器的状态方程：Qin1
n
Qi
，i
=
1,
2,
3
各触发器的时钟条件：CP1 ↓= CP↓, CP2 ↓= Q1↓, CP3 ↓= Q2↓
触发器具备时钟条件时按状态方程改变状态，不具备时钟条件
时状态不变。
各触发器的初始状态 ：Q3nQ2nQ1n 011
CP1 ↓，使 Q1n1Q1n 10，Q1 变化 为 1 → 0，出现下降沿， Q1 ↓，使 Q2n1Qn2 10，Q2 变化 为 1 → 0，出现下降沿，
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第 5 章 时序逻辑电路
单项选择题
10、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为011，则在时
钟作用下，计数器的下一状态为
( )。
Q1
Q2
Q3
1
_
_
_
CP
_
1J SD
C1_
1K RD
_
Q1
1J SD
C1_
1K RD
_
Q2
1J SD
C1_
1K RD
_
Q3
RD
A 100
√
B 110
第 5 章 时序逻辑电路
6、若构成一个十二进制计数器，所用触发器至少
A 12 个
×
B 3个
C 4个
√
D 6个
单项选择题 ( )。
× ×
分析提示
进制数 N = 12，设触发器的个数为n，按 N ≤2n 关系计算n ， 并取最小整数， n = 4。
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第 5 章 时序逻辑电路
单项选择题
第3页
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第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q
Q
Q
Q
( )。
C1 1D
A
CP
√
_
Q
Q
C1
C
× 1J 1K
CP
C1 1D
B
CP
×
_
Q
Q
C1
D
× 1J 1K 1 CP
分析提示
一位二进制计数器的状态方程为
Qn1
n
Q
每作用1个时钟CP 信号，状态变化1次。
8、下列计数器中，不存在无效状态的是
单项选择题 ( )。
A 二进制计数器
√
B 十进制计数器 ×
C 环形计数器
×
D 扭环形计数器 ×
分析提示
n 个触发器构成的n 位二进制计数器， 2n 个状态全部为有效 状态，不存在无效状态。
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第 5 章 时序逻辑电路
单项选择题
9、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为110，则在时
触发器具备时钟条件时按状态方程改变状态，不具备时钟条件
时状态不变。
各触发器的初始状态 ：Q3nQ2nQ1n 110
CP1 ↑，使 Q1n1Q1n 01，Q1 变化 为 0 → 1，出现上升沿，
Q1 ↑，使
Qn1 2
n
Q2
10，Q2
变化
为
1
→
0，出现下降沿，
Q2 ↓，使
Qn1 3
Q3n
1第
。
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第 5 章 时序逻辑电路
单项选择题
2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑
电路
( )。
A 没有触发器
×
B 没有统一的时钟脉冲控制 √
C 没有稳定状态
×
D 输出只与内部状态有关
×
分析提示
异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
7、4个触发器构成的8421BCD码计数器，其无关状态的个数为( ) 。
A 6个
√
B 8个
×
C 10 个
×
D 不定
×
分析提示
8421BCD码计数器为十进制计数器，有效状态数为10个， 4个 触发器共有 24 = 16 个状态，无效状态数 = 16−10 = 6个。
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第 5 章 时序逻辑电路
数字电子技术自测练习
第 6章 时序逻辑电路
单项选择题 填空题
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第 5 章 时序逻辑电路
1、时序逻辑电路在结构上
A 必须有组合逻辑电路
×
B 必须有存储电路
√
C 必有存储电路和组合逻辑电路 ×
D 以上均正确
×
单项选择题 ( )。
分析提示
根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻 的输入信号，还与输入信号作用前电路所处的状态有关的功能特 点，在结构上必须有存储电路记忆电路以前所处的状态。
1
C 0110
√
1
D 0001
×
分析提示
图示电路，构成任意进制计数器所用的方法为进位输出 C置 于差数法 。计数范围为：
预置数输入端的数值 0110 ~ 使进位输出 C 为1时的状态1111
计数时的最小状态是0110 。
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第 5 章 时序逻辑电路
单项选择题
12、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，
Q2 ↓，使 Q3n1Q3n 0第1 11。 页
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第 5 章 时序逻辑电路
单项选择题
11、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，
计数时的最小状态是
( )。
A 0000
×
1
_ EP Q3 Q2 Q1 Q0 C 1
Байду номын сангаас
B 1111
×
ET 74LS161 L_D
CP
CP D3 D2 D1 D0 RD
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第 5 章 时序逻辑电路
5、由 n 个触发器构成的计数器，最多计数个数为
A n个
×
B n2
C 2n 个
×
D 2n 个
单项选择题 ( )。
× √
分析提示
每个触发器 Q 端有 0、1 两种可能状态， n 个触发器有 2n 种 可能的状态，最多计数个数为 2n 个 。
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