数字式竞赛抢答器VHDL

数字系统设计与硬件描述语言期末考试作业题目：数字式竞赛抢答器设计学院：电子信息工程专业：电子信息工程学号：姓名：一、选题设计描述1.功能介绍此设计用于竞赛的四人抢答，有如下的功能：（1）具有多路抢答功能，台数设计为四；（2）具有抢答器开始后30秒倒计时，30秒后无人抢答显示超时，并报警；（3）能显示超前抢答犯规，并警报；（4）能显示各组得分，大队加分，答错扣分；当系统复位，主持人按下抢答开始按键，处于使能状态，抢答开始，某路抢答键按下时，该路信号将其他路信号锁存，同时抢答铃声响起，直至此路按键松开，显示该路组号。

2.算法简介本设计采用分层设计思想，分为：信号鉴别模块、计时模块、计分模块、BCD译码模块、分频器，还有顶层模块。

信号鉴别模块。

此模块主要实现抢答器的抢答功能，并能够分辨是正常抢答还是提前抢答，选取最先按下的一路信号，锁存其余信号，实现信号选取功能。

在此模块中，用到的信号为抢答信号a、b、c、d;抢答使能信号en；抢答结果信号states；警报时钟信号clk2；复位信号rst；提前抢答信号fangui。

计时模块。

此模块主要实现抢答过程中的计时功能，在抢答开始后进行30秒的倒计时，且在30秒后显示无人抢答报警信号。

其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；无人抢答警报信号warn；计时中止信号stop；计时十位个位信号tb，ta。

计分模块。

此模块主要实现给四个抢答器计分的功能，初始条件下，为每个抢答器信号预制5分，当某组抢答且回答正确时加一分，答错减一分，未获答题机会时保持不变。

其中设有时钟信号clk；复位信号rst；抢答使能信号en；抢答结果显示信号states；记分加减信号add（add＝‘1’时为加，add＝‘0’时为减）；四个信号的得分显示信号a_out,b_out,c_out,d_out。

BCD译码模块。

此模块主要实现将抢答结果信号显示在bcd七段译码器上。

其中输入信号a；输出译码结果信号q。

分频器。

此模块主要实现时钟分频功能。

在开头对时钟信号进行一次千分频。

其中时钟输入信号clkin，输出信号clk。

顶层模块。

将前几个模块综合在一起，形成一个整体。

分频器输出作为其他模块所需的时钟信号，使整个系统正常运转。

二、程序源代码及说明抢答信号鉴别模块的程序：library ieee;use qdjb isport(clk2,en,rst:in std_logic;a,b,c,d:in std_logic;fangui:out std_logic;states:out std_logic_vector(3 downto 0));end qdjb;architecture one of qdjb issignal sinor,fanguif,tmp:std_logic;signal cnt:std_logic_vector(5 downto 0);beginsinor<=a or b or c or d;p1:process(a,rst,b,c,d,tmp)beginif rst='1' then --复位信号有效，系统复位。

tmp<='1';states<="0000";elsif tmp='1' thenif a='1' then --判断哪路信号变化，进行选取states<="0001";tmp<='0'; --对states进行置数elsif b='1' thenstates<="0010";tmp<='0';elsif c='1' thenstates<="0011";tmp<='0';elsif d='1' thenstates<="0100";tmp<='0';else tmp<='1';states<="0000";end if ;end if;end process p1;p2:process(clk2,en,rst,cnt) --判断是否提前抢答并报警 beginif rst='1' thencnt<="000000";fanguif<='0'; --初始化提前抢答犯规信号 elsif clk2'event and clk2='1' thenif en='0' and sinor='1' thenif cnt<"111111" thenfanguif<=not fanguif;cnt<=cnt+1;else fanguif<='0';end if;end if;end if;end process p2;fangui<=fanguif;end one;计时模块的程序：library ieee;use js isport(clk,rst,en,stop:in std_logic;warn:buffer std_logic;ta,tb:buffer std_logic_vector(3 downto 0));end js;architecture one of js issignal co:std_logic;beginp1:process(clk,rst,en,stop,ta) --个位计时信号进行0到9循环计数 beginif rst='1' or stop='1' thenta<="0000";elsif clk'event and clk='1' thenco<='0';if en='1' thenif ta="0000" thenta<="1001";co<='1';else ta<=ta-1;end if;end if;end if;end process p1;p2:process(co,rst,en,stop,tb) --十位计时信号0到3变化beginif rst='1' or stop='1' thentb<="0011";elsif co'event and co='1' thenif en='1' thenif tb="0000" then tb<="0011";else tb<=tb-1;end if;end if;end if;end process p2;p3:process(rst,ta,tb) --计时时间到达，报警beginif rst='1' thenwarn<='0';elsif ta="0000" and tb="0000" thenwarn<='1';else warn<='0';end if;end process p3;end one;计分模块的程序：library ieee;use jf isport(clk,rst,en,add:in std_logic;states:in std_logic_vector(3 downto 0);a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0)); end jf;architecture one of jf isbeginp1:process(clk,rst,add,states,a_out,b_out,c_out,d_out)beginif (rst='1') thena_out<="0101";b_out<="0101";c_out<="0101";d_out<="0101"; --初始化置5分 elsif en='1'thenif clk'event and clk='1' thencase states iswhen "0001"=>if add='1' then --add信号为高时，加1分 if a_out="1111" then --最多15分a_out<="0000";else a_out<=a_out+1;end if;elsif add='0' then --add信号为0，减1分 if a_out="0000" thena_out<="0000";else a_out<=a_out-1;end if;end if;when "0010"=>if add='1' thenif b_out="1111" thenb_out<="0000";else b_out<=b_out+1;end if;elsif add='0' thenif b_out="0000" thenb_out<="0000";else b_out<=b_out-1;end if;end if;when "0011"=>if add='1' thenif c_out="1111" thenc_out<="0000";else c_out<=c_out+1;end if;elsif add='0' thenif c_out="0000" thenc_out<="0000";else c_out<=c_out-1;end if;end if;when "0100"=>if add='1' thenif d_out="1111" thend_out<="0000";else d_out<=d_out+1;end if;elsif add='0' thenif d_out="0000" thend_out<="0000";else d_out<=d_out-1;end if;end if;when others=>a_out<=a_out;b_out<=b_out;c_out<=c_out;d_out<=d_out;end case;end if;end if;end process p1;end one;抢答器顶层模块程序：library ieee;use qiangda isport(clkin,clk2,en,a,b,c,d,add,stop,rst:in std_logic;fangui,alarm:out std_logic;ta,tb:buffer std_logic_vector(3 downto 0);states:buffer std_logic_vector(3 downto 0);statesout:out std_logic_vector(0 to 6);a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0)); end qiangda;architecture bhv of qiangda iscomponent qdjb isport(clk2,en,rst:in std_logic;a,b,c,d:in std_logic;fangui:out std_logic;states:out std_logic_vector(3 downto 0));end component;component js isport(clk,rst,en,stop:in std_logic;warn:buffer std_logic;ta,tb:buffer std_logic_vector(3 downto 0));end component;component jf isport(clk,rst,en,add:in std_logic;states:in std_logic_vector(3 downto 0);a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0)); end component;component BCD7 isport(a:in std_logic_vector(3 downto 0);q:out std_logic_vector(0 to 6));end component BCD7;component divf isport(clk: IN STD_LOGIC;q : OUT STD_LOGIC;qn: OUT std_logic_vector(9 downto 0));end component divf;signal cnt:std_logic_vector(3 downto 0);signal clk: STD_LOGIC;signal divqn: std_logic_vector(3 downto 0);beginu1:qdjb port map(clk2,en,rst,a,b,c,d,fangui,states);u2:js port map(clk,rst,en,stop,alarm,ta,tb);u3:jf port map(clk,rst,en,add,states,a_out,b_out,c_out,d_out); u4:BCD7 port map(states,statesout);u5:divf port map(clkin,clk,divqn);end bhv;BCD7段译码器模块程序：LIBRARY IEEE;USE BCD7 ISPORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --数据输入q : OUT STD_LOGIC_VECTOR(0 TO 6) ); --7段输出END BCD7;ARCHITECTURE behav OF BCD7 ISBEGINPROCESS (a)BEGINcase a(3 downto 0) is -- BCD 7段译码表when "0000" => q<="1111110";when "0001" => q<="0110000";when "0010" => q<="1101101";when "0011" => q<="1111001";when "0100" => q<="0110011";when "0101" => q<="1011011";when "0110" => q<="1011111";when "0111" => q<="1110000";when "1000" => q<="1111111";when "1001" => q<="1111011";when others => q<="0000000";END case;END PROCESS;END behav;一千分频器模块程序：LIBRARY IEEE;USE divf ISPORT(clk: IN STD_LOGIC;q : OUT STD_LOGIC;qn: OUT std_logic_vector(9 downto 0)); END divf;ARCHITECTURE behav OF divf ISsignal rst: std_logic;signal qn1:std_logic_vector(9 downto 0); BEGINPROCESS (clk,rst)BEGINif rst='1' thenqn1<= "000";elsif clk'event and clk='1' thenqn1<=qn1+1;end if;END PROCESS;rst<='1' when qn1=1000 else '0';qn<=qn1; --计数q<=qn1(9); --分频输出,1000分频END behav;三、仿真结果及分析系统总体框图：对于各个模块的仿真测试所得结果，仿真波形分析如下：1、信号鉴别模块：仿真结果：本模块主要实现抢答功能。