实验三基于Quartus II的硬件描述语言电路设计

目录一、实验要求 (2)二、参考内容 (3)1.与门逻辑的VHDL的源文件 (3)2.四位二进制数转换成七段数码管显示的译码器VHDL的源文件。

. 33.四位二进制器加减计数器VHDL的源文件。

(4)4. 50M 分频器的VHDL源文件 (5)5. 由VHDL文件生成逻辑原理框图方法 (5)三、实验开发板DE0的基本使用 (7)一、实验要求（四学时两周完成全部项目验收）要求1：学习并掌握硬件描述语言（VHDL或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。

1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。

要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。

参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-F的七段码译码器。

1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。

要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。

1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。

要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M 分频器即两个输出，输出信号频率分别为10Hz和1Hz。

1）下载到DE0开发板验证。

（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。

电路框图如下：LED1，10赫兹闪烁LED2，1赫兹闪烁扩展内容：利用已经实现的VHDL模块文件，采用原理图方法，实现0-F计数自动循环显示，频率10Hz。

（提示：如何将VHDL模块文件在逻辑原理图中应用，参考参考内容5）注：每组的实验结果必须接受实验老师登记验收，回答实验老师根据所涉及电路的提问。

二、参考内容1.与门逻辑的VHDL的源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END exa3_1;ARCHITECTURE fwm OF exa3_1 ISBEGINC<=A AND B;END;2.8421BCD转换成七段码译码器VHDL的源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_2 ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STE_LOGIC_VECTOR(6 DOWNTO 0));END exa3_2;ARCHITECTURE fwm OF exa3_2 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN”0000”=>dis_out<=”1000000”;--显示0WHEN”0001”=>dis_out<=”1111001”;--显示1WHEN”0010”=>dis_out<=”0100100”;--显示2WHEN”0011”=>dis_out<=”0110000”;--显示3WHEN”0100”=>dis_out<=”0011001”;--显示4WHEN”0101”=>dis_out<=”0010010”;--显示5WHEN”0110”=>dis_out<=”0000010”;--显示6WHEN”0111”=>dis_out<=”1111000”;--显示7WHEN”1000”=>dis_out<=”0000000”;--显示8WHEN”1001”=>dis_out<=”0010000”;--显示9WHEN OTHERS=> dis_out<=”1111111”;--灭灯，不显示END CASE;END PROCESS;END fwm;3. 带一个清零端，一个进位输出端十进制器计数器的VHDL源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY exa3_3 ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); 四位计数COUT : OUT STD_LOGIC); 进位位END exa3_3;ARCHITECTURE fwm OF exa3_3 ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk’EVENT AND clk=’1’ THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4. 50M 分频器的VHDL源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_4 ISPORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END exa3_4;ARCHITECTURE fwm OF exa3_4 ISCONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。

SIGNAL tmp :STD_LOGIC;BEGINPROCESS(clk, tmp)VARIABLE cout : INTEGER:=0;BEGINIF clk'EVENT AND clk='1' THENcout:=cout+1; --计数器+1IF cout<=m THEN tmp<='0'; --计数小于等于25000000，输出0ELSIF cout<m*2 THEN tmp<='1'; --计数小于50000000，输出1ELSE cout:=0; --计数器清零END IF;END IF;END PROCESS;clk_out<=tmp; --分频器输出END fwm;5. 由VHDL文件生成逻辑原理框图方法生成逻辑原理框图的方法，File-> Create/Update -> Create Symbol Files for Current File。

如图1所示。

图1 生成逻辑仿真器件三、实验开发板DE0的基本使用（1）开关开发板DE0提供了10个拨动开关，分别以SW0到SW9标注。

它们如图2所示分别直接连接到Cyclone III FPGA芯片上。

开关拨至上方对应的FPGA输入为高电平（3.3V）；当开关拨至下方对应的FPGA输入为低电平（0V）。

拨动开关的引脚分配如表1所示。

图2 拨动开关与Cyclone III FPGA之间的连接表1 拨动开关的引脚分配表（2）LED灯板上提供了10个用户可控的发光二极管，分别以LDE0到LED9标注。

它们如图3所示方式连接到Cyclone III FPGA芯片上。

当FPGA对应输出端口为高电平时，点亮相应的发光二极管。

发光二极管的引脚分配如表2所示。

图3 发光二极管与Cyclone III FPGA之间的连接表2 发光二极管的引脚分配表（3）7段数码管板上提供了4个7段共阳极数码管，分别以HEX0到HEX3标注。

它们如图4所示方式连接到FPGA芯片上。

当FPGA对应输出端口为低电平时，点亮数码管相应的段；当FPGA对应输出端口为高电平时，熄灭数码管相应的段。

数码管的各段位置索引如图5所示。

4个7段共阳极数码管的各段引脚与FPGA引脚引脚分配如表3所示。

图4 图5表3 4个7段共阳极数码管的各段引脚与FPGA 引脚分配表（4）时钟电路板上提供一个50MHz 时钟信号，该时钟信号连接到FPGA 中作为用户逻辑时钟使用。

实验板时钟分配框图如图6所示。

时钟输入到FPGA 的I/O 引脚的相关引脚分配如表4所示。

注：实验中使用用PIN_G21管脚。

图6 时钟分配框图表4 FPGA时钟输入的引脚分配表。