电子硬件工程师笔试题

下列是自己整理的各个公司电子硬件工程师笔试的题目与答案：
汉王笔试
1.什么是建立时间和保持时间？
建立时间(Setup Time)和保持时间（Hold time）。

建立时间是指在触发器时钟沿到来前，数据信号保持不变的时间。

保持时间是指在触发器时钟沿到来以后，数据信号保持不变的时间。

如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

2.什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是接入滤波电容，二是引入选通脉冲，三是增加冗余项（只能消除逻辑冒险而不能消除功能冒险）。

3.请画出用D触发器实现2倍分频的逻辑电路？什么是状态图？
答D触发器的输出端加非门接到D端，实现二分频。

状态图是以图形方式表示输出状态转换的条件和规律。

用圆圈表示各状态，圈内注明状态名和取值。

用→表示状态间转移。

条件可以多个
Verilog语言：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out; endmodule
4. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。

在硬件上，要用OC/OD门来实现，由于不用OC门可能使灌电流过大，而烧坏逻辑门。

同时在输出端口应加一个上拉电阻。

5.什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

电路设计可分类为同步电路和异步电路设计。

同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

tch与Register的区别,为什么现在多用register.行为级描述中latch如何产生的。

Latch是电平触发，Register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

7.什么是锁相环（PLL）？锁相环的工作原理是什么？
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。

PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

8.你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
逻辑电平参见硬件研发一文档。

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。

CMOS输出接到TTL 是可以直接互连。

TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

9.可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
（简单）PROM，PAL，GAL，PLA，（复杂）CPLD，FPGA
FPGA: Field Programmable Gate Array
CPLD:Complex Programmable Logic Device
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10.设想你将设计完成一个电子电路方案。

请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。

在各环节应注意哪些问题？
11.用逻辑门和cmos电路实现ab+cd
12.用一个二选一mux和一个inv实现异或?
13.给了reg的setup,hold时间，求中间组合逻辑的delay范围。

Delay < period - setup - hold
14.如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。

当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

15.用verilog/vhdl写一个fifo控制器
16.用verilog/vddl检测stream中的特定字符串
分状态用状态机写
17.用mos管搭出一个二输入与非门？
Mos反向器二输入与非门
二输入或非门三输入与非门
18.集成电路前段设计流程，写出相关的工具。

1. 设计输入
1) 设计的行为或结构描述。

2) 典型文本输入工具有UltraEdit-32和Editplus.exe.。

3) 典型图形化输入工具-Mentor的Renoir。

4) 我认为UltraEdit-32最佳。

2. 代码调试
1) 对设计输入的文件做代码调试，语法检查。

2) 典型工具为Debussy。

3. 前仿真
1) 功能仿真2) 验证逻辑模型(没有使用时间延迟)。

3) 典型工具有Mentor公司的ModelSim、Synopsys公司的VCS 和VSS、Aldec公司的Active、Cadense公司的NC。

4) 我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。

4. 综合
1) 把设计翻译成原始的目标工艺2) 最优化3) 合适的面积要求和性能要求4) 典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。

5) 推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的Synplify。

5. 布局和布线
1) 映射设计到目标工艺里指定位置2) 指定的布线资源应被使用3) 由于PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。

4) Maxplus II和Foudation分别为Altera公司和Xilinx公司的第一代产品，所以布局布线一般使用Quartus II和ISE。

6. 后仿真
1) 时序仿真2) 验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。

3) 所用工具同前仿真所用软件。

7. 时序分析
一般借助布局布线工具自带的时序分析工具，也可以使用Synopsys公司的 PrimeTime软件和Mentor Graphics公司的Tau timing analysis软件。

8. 验证合乎性能规范
1) 验证合乎性能规范，如果不满足，回到第一步。

9. 版图设计
1) 验证版版图设计。

2) 在板编程和测试器件。

19.名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20.unix 命令cp -r, rm,uname
21.用波形表示D触发器的功能
22.写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23.What is PC Chipset?
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。

北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。

南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。

其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。

除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。

24.用传输门和反向器搭一个边沿触发器
25.画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱
26.DSP和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP结构图DSP能够对实时的运算密集型引用提供有效的支持。

GPP能够有效支持这些非DSP类的控制信息密集型应用。

在体系结构上，功能单元的体现上，DSP要满足快速实时的需求，除了具有GPP所有的ALU、累加器还设置了乘法单元和地址产生单元，同时设置哈佛结构即分离的程序数据总线。

结构上都采用了多指令流出技术，DSP采用VLIW结构，GPP采用Superscalar,例如PowerPC74xx。

对GPP性能衡量主要是时钟频率，由MIPS/MFLOPS/MOPS来表现。

27.DSP（数字信号处理芯片）、CPU（中央处理器）、MCU（微控制器）在结构、特点、功能以及用途上的区别？
在设计原理上都是一样的，应用上各具特点，所以结构功能有所不同。

DSP为快速处理数字信号而设计，结构上数据，地址总线分开，数据的吞吐量更大。

指令集的设计多考虑信号处理。

不过现在，为提高微处理器MCU的性能，像ARM在设计上，总线也是分开的。

CPU主要是完成指令的处理，外围接口是独立设计的，像存储器，总线控制器是独立的，没有集成到CPU中。

而MCU 多应用在嵌入式平台，外围的接口是集成在一起的。

一颗芯片就能完成。

28.请写出[－8，7]的二进制补码，和二进制偏置码？
所谓原码就是二进制定点表示法，即最高位为符号位，“0”表示正，“1”表示负，其余位表示数值的大小。

反码表示法规定：正数的反码与其原码相同；负数的反码是对其原码逐位取反，但符号位除外。

8位二进制反码的表示范围：-127～+127
补码表示法规定：正数的补码与其原码相同；负数的补码是在其反码的末位加1
例如：
[+7]原= 0 0000111 B [+7]反= 0 0000111 B [+7]补= 0 0000111 B
[-7]原= 1 0000111 B [-7]反= 1 1111000 B [-7]补= 1 1111001 B
四位偏移二进制码的偏移量为1000（8H）。

[-8]补=11000 [-8]偏置码=0000（4位显示）
[7]补=0111 [7]偏置码=1111
29.中断的概念和中断的流程
中断是指计算机在执行程序的过程中，当出现异常情况或特殊请求时，计算机停止现行程序的运行，转向对这些异常情况或特殊请求的处理，处理结束后再返回现行程序的间断处，继续执行原程序。

中断的处理过程为：关中断（在此中断处理完成前，不处理其它中断）、保护现场、执行中断服务程序、恢复现场、开中断。

30.名词:SRAM,SSRAM,SDRAM
SRAM是英文Static RAM的缩写，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。

◎优点：速度快，不必配合内存刷新电路，可提高整体的工作效率。

◎缺点：集成度低，功耗较大，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。

SSRAM Synchronous Static Random Access Memory 的缩写，即同步静态随机存取存储器。

同步是指Memory工作需要步时钟，内部的命令的发送与数据的传输都以它为基准；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。

对于SSRAM的所有访问都在时钟的上升/下降沿启动。

地址、数据输入和其它控制信号均于时钟信号相关。

这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。

SDRAM Synchronous Dynamic Random Access Memory,同步动态随机存取存储器，同步是指Memory工作需要步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。

31.信号与系统:时域与频域关系
32.模拟电子电路总结
①伏安特性曲线，二极管开启电压为0.7V/0.2V，环境温度升高后，二极管正向特性曲线左移，方向特性曲线下移。

②晶体管工作在放大区的外部条件是发射结正向偏置且集电结反向偏置。

③共射特性曲线：输入特性曲线和输出特性曲线。

Uce增大时，曲线右移。

截止区、放大区、饱和区。

④结型场效应管U GS(off)和绝缘栅型场效应管U GS(th)。

夹断区、恒流区、可变电阻区。

⑤静态工作点设置为保证：一、放大不失真二、能够放大。

两种共射放大电路：直接耦合、阻容耦合。

放大电路分析方法：直流通路求静态工作点，交流通路求动态参数。

截止失真，饱和失真。

等效电路。

Re直流负反馈。

晶体管单管三种接法：共射、共基、共集。

共射：既放大电流又放大电压。

输入电阻居中，输出电阻较大，频带窄。

多用于低频放大电路。

共基：只放大电压不放大电流。

输入电阻小，电压放大和输出电阻与共射相当。

频率特性最好。

共集：只放大电流不放大电压。

输入电阻最大，输出电阻最小，具有电压跟随特性。

用于放大电路的输入级和输出级。

场效应管；
基本共源放大电路、自给偏压电路、分压式偏置电路。

多级电路耦合方式：
直接耦合：良好的低频特性，可放大变化缓慢的信号。

阻容耦合：各级电路静态工作点独立，电路分析、设计、调试简单。

有大电容的存在不利于集成化。

变压器耦合：静态工作点独立，不利于集成化，可实现阻抗变换，在功率放大中得到广泛的应用。

零点漂移和温度漂移
抑制温漂的方法：引入直流负反馈、采用温度补偿，电路中二极管。

差分放大电路。

差分放大电路中共模抑制比。

互补对称输出电路。

集成运放电路的组成：
输入级：双端输入的差分放大电路，输入电阻高，差模放大倍数大，抑制共模能力强，静态电流小。

中间级：采用共射（共源）放大电路，为提高放大倍数采用复合管放大电路，以恒流源做集电极负载。

输出级：输出电压线性范围宽、输出电阻小（带负载能力强）非线性失真小。

多互补对称输出电路。

集成运放频率补偿：一、滞后补偿 1.简单电容补偿2.密勒效应补偿二、超前补偿
放大电路中反馈特性
直流反馈、交流反馈；正反馈、负反馈。

1.有无反馈的判断，是否存在反馈通路。

2.反馈极性的判断：瞬时极性法（净输入电压，净输入电流）
四种反馈组态：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

电路中引入电压负反馈还是电流负反馈取决于负载欲得到稳定的电压还是稳定的电流。

电路中引入串联负反馈还是并联负反馈取决于输入信号源是恒压源还是恒流源。

负反馈电路分析方法：要将反馈网络作为放大电路输入端和输出端等效负载。

当考虑反馈网络在输入端的负载效应时，应输出量作用为零。

而考虑反馈网络输出端的负载效应时，应令输入量作用为零。

对于电压反馈，输出端短路。

电流反馈，回路断开。

负反馈对放大电路的影响：1.稳定放大倍数2.改变输入输出电阻3.展宽频带4.减小非线性失真。

串联负反馈增大输入电阻，并联负反馈减小输入电阻；电压负反馈减小输出电阻，电流负反馈增大输出电阻。

引入负反馈一般原则：
一、稳定静态工作点，引入直流负反馈；为改善放大电路动态性能，应引入交流负反馈。

二、根据信号源的性质决定引入串联负反馈或者并联负反馈。

信号源为内阻较小电压源，为增大输入电阻，减小内阻
上压降，应引入串联负反馈。

信号源为内阻较大的电流源，为减小放大电路的输入电阻，使电路获得更大的输入电流，应引入并联负反馈。

三、根据负载对放大电路输出量的要求，负载需要稳定的电压信号时，引入电压负反馈。

需要稳定的电流信号时，引
入电流负反馈。

四、需要进行信号变换时，将电流信号转换为电压信号，引入电压并联负反馈。

将电压信号转换为电流信号时，引入
电流串联负反馈。

负反馈放大电路自激振荡消除方法：一、滞后补偿 1.简单电容补偿2.RC滞后补偿3.密勒效应补偿二、超前补偿。

基本运算电路
反相比例电路运算电路、T型反相比例运算电路、同相比例运算电路（电压跟随器）。

积分运算电路和微分运算电路 P324-325
正弦波振荡条件品质因数Q值越大，选频效果越好。

在正弦波振荡电路中，反馈信号能够取代输入信号，电路引入正反馈。

二要有外加选频网络，用以确定振荡频率。

因此四个部分组成：放大电路、选频网络、正反馈网络、稳幅环节。

电压比较器
对输入信号进行鉴幅与比较的电路。

在电压比较器中，集成运放不是处于开环状态就是只引入了正反馈。

单限比较器，滞回比较器，窗口比较器
33.串行通信与并行通信异同，特点，比较。

从原理来看，并行传输方式其实优于串行传输方式。

ISA总线，数据总线为8位，工作频率为8.33MHz；286时代，ISA 的位宽提高到了16位，为了保持与8位的ISA兼容，工作频率仍为8.33MHz；PCI总线标准成为Pentium时代PC总线的王者，PCI位宽32。

由于并行传送方式的前提是用同一时序传播信号，用同一时序接收信号，而过分提升时钟频率将难以让数据传送的时序与时钟合拍，布线长度稍有差异，数据就会以与时钟不同的时序送达，另外，提升时钟频率还容易引起信号线间的相互干扰，导致传输错误。

因此，并行方式难以实现高速化。

串行传输虽然只有1位，但数据传输速度却比并行口要高。

串行传输摒弃了单端信号传输，采用差分信号（differential signal）传输技术，有效地克服了因天线效应对信号传输线路形成的干扰，以及传输线路之间的串扰。

USB—5m目前的SATA 1.0标准，数据传输率为150MBps。

未来的SATA 2.0/3.0可提升到300MBps以至600MBps。

34.RS232c高电平脉冲对应的TTL逻辑是负。

TTL电平标准逻辑1电平为5V，逻辑0电平为0V；电脑所使用的RS232c它的逻辑电平1为-3—-12V，逻辑电平0为+3V—+12V。

35.放大电路的频率补偿的目的是什么，有哪些方法？
在放大电路中，由于电抗元件（电容、电感线圈）及晶体管极间电容的存在，当输入信号信号频率过高或过低时，不但放大倍数数值会变小，而且产生超前或滞后的相移。

频率补偿主要目的防止自激振荡，使电路稳定。

也称相位补偿或相位校正法。

具体方法：一、滞后补偿 1.简单电容补偿2.密勒效应补偿二、超前补偿。

36.什么是耐奎斯特定律，怎么由模拟信号转为数字信号？
37.数字电子电路总结
逻辑代数三个重要的规则：代入规则、反演规则、对偶规则。

后两者的主要区别在于对偶不做任何取反的操作。

晶体三极管的开关特性工作在什么区？
工作在截止区和饱和区。

此过程包括了4个时间参数：延迟时间Td上升时间Tr存储时间Ts下降时间Tf
开启时间为：延迟时间+上升时间
关闭时间为：存储时间+下降时间
二极管逻辑门：与门电路和或门电路。

见P26页
负载能力有灌电流和拉电流负载之分。

ECL是一种非饱和型门电路，它所含三极管只工作在截止区和临界饱和区。

基区没有多余存储电荷进一步提高了逻辑开关速度。

NMOS
在P型衬底上，利用光刻、扩散等方法，制作出两个N+型区，并引出电极S和D，在源极和漏极间二氧化硅绝缘层上制作出金属栅极G。

MOS管漏极特性是漏极电压与漏源极电压之间曲线叫漏极特性曲线。

转移特性是漏极电流和栅极电压间的关系叫转移特性曲线。

MOS管三个电极间的电容：栅源电容、源漏电容影响了开关速度。

NMOS逻辑门电路：与非门、或非门、与或非门。

CMOS电路即互补MOS电路
不同逻辑电平的配合：
TTL电路高电平最小值为2.4V，低电平最小值为0.8V。

ECL电路高电平为-0.8V，低电平为-1.6V。

CMOS电路电源电压为5V，阈值电压为2.5V，高电平为5V，低电平为0V，可以直接驱动TTL电路。

CMOS输出功率很小，不能驱动电流大的TTL门。

逻辑电路选用时主要参数为：逻辑电平、噪声容限、工作速度、功耗。

数字逻辑电路分为组合逻辑和时序逻辑电路两类。

组合逻辑电路不含记忆元件，输入和输出间没有反馈。

用基本逻辑门设计组合电路步骤：1、列真值表2、根据真值表写出逻辑函数表达式。

3.、将函数化简变换。

4、绘制逻辑电路图5、选择逻辑门装配。

对于最简与或式一定可以用两级与非门电路实现，对于最简或与式一定可以用两级或非门电路实现。

将最简与或式两次求反再使用摩根定理就可得到与非-与非表达式。

将最简或与式两次求反再使用摩根定理就可得到或非-或非表达式。

时序逻辑电路：特征是输出不仅和当前的输入有关而且和以前的输入有关。

描述触发器的方法：
1、状态表
2、功能表
3、状态方程（特征方程）
4、波形图（时序图）5状态图：以图形方式表示输出状态转换的条
件和规律。

2、时序电路划分为米里型和摩尔型两种。

米里型输出信号与存储电路状态和输入变量有关。

摩尔型仅取决于存储电
路状态。

时序电路包括：寄存器、移位寄存器、计数器。

同步时序电路分析：激励方程、状态方程、输出方程。

39.DMA原理和主要功能？
DMA传输是存储器和外设接口间的直接数据传输。

即在存储器和I/O接口间开辟的高速传输通道，从而达到CPU对I/O 管理开销小、响应时间短、传输速度快等目的。

DMA具有的功能，受到CPU的管理。

CPU用程序查询和程序中断的方法实现。

DMAC和其他I/O接口没有差别，它们都是总线上的从设备。

另外。

DMAC具有总线主设备的功能。

（注：可编辑下载，若有不当之处，请指正，谢谢!）。