第四章 组合逻辑电路(3)

第一级： ×8 第二级： ×64 共80个门电路 ×8
第四章
第一级： ×4
组合逻辑电路
×16
方案2：a5a4 a3a2 a1a0
第二级： ×64
共84个门电路
第四章
第一级：
组合逻辑电路
方案2：除二维矩阵译码外，也可多维二级译码 a5a4 a3a2 a1a0
第二级：
共76个门电路 比较：（a）、（b）输入分段相同（均为二段），（a） 用的门电路数比（b）少，（b）驱动负载过重，需另 加驱动门电路，说明输入变量尽可能均分是上策。 （c）比（a）分段数多，门电路少，但大量用了3输 入端与门，且每个一级门要驱动16个负载，要另加驱 动门电路，故输入变量多分段多未必合算。
第四章
组合逻辑电路
• 用8-1多路器74151实现函数 T f ( w, x, y, z ) m(0,1,2,4,5,7,8,9,12,13)
D0 D 2 D 4 D6 1 D1 z D3 z D5 D 6 0
第四章
电路图：
组合逻辑电路
第四章
组合逻辑电路
• 压缩级数的线路设计
─ 求反压缩法 ─ 展开压缩法
第四章
• 求反压缩法 F AB CD
F AB CD F AB CD F ( A B)(C D)
组合逻辑电路
与、或电路 与或非电路
与非电路
AC A D B C B D F AC A D B C B D
m1 m2 m4 y1 y2 y4
第四章
组合逻辑电路
• 用两片74138实现多输出函数
Q f ( w, x, y, z ) m(2,7,13,14 ) P f ( w, x, y, z ) m(1,4,8,13)
第四章
组合逻辑电路
• 用一片74138和一个与门实现 R f ( w, x, y, z ) m(1,5,8,9,12,13)
矩阵译码 （二级译码、二维译码）
如4-16译码器输入分成2组AB一组，CD一组，二维结构
Fi f i ( A, B, C, D)
第四章
电路结构：
组合逻辑电路
第四章
组合逻辑电路
分组方法与电路复杂性的关系 F 如： i f i (a5 , a4 , a3 , a2 , a1 , a0 ) 方案1： a5 a 4 a3 a 2 a1a0
第四章
树型译码
组合逻辑电路
每个门电路只要两个输入端，且只带两个下一级门电路 级数＝输入变量数－1
第四章
组合逻辑电路
– 映射变量（MEV)
MEV卡诺图允许一单元格除了可以包含1、0和随意项以 外，还可包含单个变量x或一个完全的开关表达式。
• 使用MEV载人卡诺图的步骤如下：
– 如果对于被MEV卡诺图方格覆盖的两个标准最小项， 输出变量都为0，则在MEV卡诺图方格中写入0。 – 如果对于被MEV卡诺图方格覆盖的两个标准最小项， 输出变量都为1，则在MEV卡诺图方格中写入1。 – 如果对于被MEV卡诺图方格覆盖的最小项，输出变量 与MEV有相同值，则在MEV卡诺图方格中写入该 MEV。
第四章
组合逻辑电路
• 如： P f (a, b, c) m(0,1,4,5,7)
设变量c成为该卡诺图的映射变量
第四章
组合逻辑电路
• 从MEV卡诺图中获得简化函数的步骤如下：
– 确定可能存在的仅由1和随意项组成的实质素项(也即 覆盖卡诺图中的1)。 – 一旦完成步骤1后就把1看作随意项，因为所有的1已 被覆盖过了。 – 用1或随意项将所有相同的MEV项分组，使得MEV实 质素项的大小达到最大。 – 将MEV变量或表达式和剩下的映射变量相与。
F ab acz bxy
第四章
组合逻辑电路
F m(3,7,11,12,13,14,15,16,18) d (24,25,26,27,28,29,30,31)
F BC ADE AC E
第四章
组合逻辑电路
• 组合线路设计举例
• BCD（8421）码加法器电路设计
R w y yz w y z w yz w yz w yz Y1 Y4 Y5 Y0 Y2 Y3 Y6 Y7
第四章
电路：
组合逻辑电路
第四章
组合逻辑电路
• 用8-1多路器74151实现函数 F f ( x, y, z ) m(1,2,4,5,7)
D1 D2 D4 D5 D7 1 D0 D3 D6 0
第四章
组合逻辑电路
–考虑级数的线路设计
─ 电路的速度要求 ─ 门电路扇入和扇出系数的限制
电路的级数越多，信号通过该电路的延时越大，为了满 足电路的速度要求，除提高每个门电路的速度外，另 一个办法是压缩电路的级数，以减少传输延时，压缩 级数后每个门电路的平均输入端口数和输出负载门电 路数通常会增加，这要求设计人员在速度要求和扇入 扇出限制之间进行折衷 。
产生条件：运算结果>9, 第一级加法运算有进位。 产生条件与R完全一致所以:J=R
第四章
组合逻辑电路
BCD（8421）码加法器电路
第四章
组合逻辑电路
• 设计一组合电路，采用2421BCD编码来驱动 TTL312七段显示块。TTL312是共阳极红色发光 二极管显示块，每个LED用一个字母表示，当 连接LED阴极的控制信号是逻辑0时，LED亮。
逻辑问题描述
第四章
＋6修正电路设计
组合逻辑电路
修正条件： 第一级加法运算 无进位，运算 Nhomakorabea果>9
有进位，运算结果9
修正表达式：
R C4 C4 [ S 4 ( S 3 S 2 )] C4 S 4 S 3 S 4 S 2
第四章
＋6修正加法器 ：
组合逻辑电路
BCD加法进位信号J的产生 ：
第四章
组合逻辑电路
– 如果对于被MEV卡诺图方格覆盖的标准最小项，输出 变量与MEV互补，则在MEV卡诺图方格中写入该 MEV的补。 – 如果对于被MEV卡诺图方格覆盖的标准最小项，输出 变量是一个随意项，则在MEV卡诺图方格中写入一个 随意项符号。 – 如果对于被MEV卡诺图方格覆盖的标准最小项，输出 变量在某种情况下为随意项，另一种情况下为0，于 是在相应方格中写入0。如果输出变量在某种情况下 为随意项而在另一种情况下为1，则相应的方格中写 入一个1。
• 用最少的集成电路数目实现函数 S f ( a , b, c , d , e )
m(8,9,10,11,13,15,17 ,19,21,23,24,25,26,27 ,29,31)
S ae bc be
第四章
组合逻辑电路
用be作为选择输入： D 0 0, D1 a, D 2 c, D3 1
第四章
组合逻辑电路
并行进位位电路：
第四章
组合逻辑电路
4位并行进位加法器电路：
第四章
组合逻辑电路
• 增加级数的线路设计
增加级数主要为克服门电路扇入扇出的限制，但以牺牲 速度为代价。在实际设计中遇到的典型实例是译码电 路设计。
一级译码电路
如3-8译码器每个输出函数门电路要有3个输入端， 4-16译码器每个输出函数门电路要有4个输入端。
Ai Bi ( Ai Bi )Ci 1
C1 G1 H1C0 C 2 G2 H 2 C1 G2 H 2 G1 H 2 H1C0 C3 G3 H 3C 2 G3 H 3G2 H 3 H 2 G1 H 3 H 2 H1C0 C 4 G4 H 4 C3 G4 H 4 G3 H 4 H 3G2 H 4 H 3 H 2 G1 H 4 H 3 H 2 H1C0
Ci Ai Bi ( Ai Bi )Ci 1 Ai Bi Ai Bi Ai Bi Ci 1
第四章
组合逻辑电路
串行进位4位二进制全加器电路
第四章
Ci
组合逻辑电路
并行进位的并行加法器
本地进位 传递低位进位 令: Gi=AiBi产生本地进位的条件 Hi=Ai⊕Bi传送低位进位Ci-1的条件，半加和。
求反后与或非电路
第四章
电路：
组合逻辑电路
压缩级数有时会使电路的实现复杂性提高，提高电路 速度有时是要有代价的。
第四章
• 展开压缩法
组合逻辑电路
展开压缩法通常使表达式变繁，电路实现复杂性增加。 我们以全加器为例加以说明 –与或非门实现的一位全加器电路
S i Ai Bi Ci 1 Ai Bi Ci 1 ( Ai Bi Ai Bi ) Ci 1 ( Ai Bi Ai Bi )Ci 1 ( Ai Bi Ai Bi )Ci 1
上例中：P=b’+ac
第四章
组合逻辑电路
• 例：F m(2,4,510 ,11,14) d (7,8,9,12,13,15)
F A BC BC D
用MEV卡诺图化简： F m(2,9,10,11,13,14,15)
第四章
组合逻辑电路
• 包含表达式的MEV卡诺图
第四章
真值表：
组合逻辑电路
第四章
卡诺图化简：
组合逻辑电路
第四章
电路图：
组合逻辑电路
第四章
组合逻辑电路
• 设计一个4×4的乘法器
第四章
表达式：
组合逻辑电路
第四章
电路：
组合逻辑电路
第四章
组合逻辑电路
第四章
组合逻辑电路
• 用74138实现函数 X f (a, b, c) m(1,2,4) X m1 m2 m4