序列检测器

序列检测器实验报告
课程：VHDL数字系统设计与测试
学号：1102120791
姓名：万宝月
一．实验要求
1.利用有限状态机设计序列检测器，本设计中需要检测的序列是“1110010”。

2.画出状态图，利用VHDL编程。

3. 利用QuartusⅡ软件对所设计的电路进行仿真分析。

一．实验原理
本次设计首先在QuartusⅡ环境中对序列信号检测器利用VHDL这一硬件描述语言予以设计，生成模块。

模块完成的功能主要是检测输入的脉冲序列是否为要求的序列，若检测到要求的序列则输出相应的显示功能。

随后运用QuartusⅡ中的仿真功能对其予以仿真，从仿真的结果中分析程序的正确性。

序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的相同，则输出1，否则输出0。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码与预置数的对应码相同。

设计中一般采用状态机来实现。

状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的实现。

二．实验内容
1.设计相应的有限状态机
状态机初始状态为S1；当自动机接收到一个“1”时，自动机进入S2状态；如果在S2状态接收到“1”时，自动机进入到S3状态；如果在S3状态接收到“1”时，自动机进入到S4状态；如果在S4状态接收到“0”时，自动机进入到S5状态；如果在S5状态接收到“0”时，自动机进入到S6状态；如果在S6状态接收到“1”时，自动机进入到S7状态；如果在S7状态接收到“0”时，自动机进入到S8状态；如果自动机处于S8状态，则表示接收到了一个连续的串“1110010”，此时可以设置输出信号为高电平。

相应状态图如图1。

以S4状态为例，由于进入S4状态表示前一输入为“1”，因此如果在S4状态下输入“1”，则表示当前三个输入为“111”，考察待检测序列为“1110010”，就知道此时状态机应保持S4状态。

再如S5状态，由于进入S5状态前的输入序列为“1110”，因此如果在S5状态下输入“1”，则表示当前输入序列为“11101”，考察待检测序列为“1110010”，可以发现实际输入了“1”，就知道此时状态机应转移到S2状态。

2.根据上述原理及状态图编写VHDL代码
代码见附录1。

3.利用QuartusⅡ软件对所设计的电路进行仿真分析
源程序中输入信号clk是需要检测的脉冲序列的输出时钟。

output为序列检测输出模块，当检测到输入序列满足预定序列是输出一个周期的的脉冲。

序列信号检测器工作时，当检测到完整的有效序列时，输出为1（高电平），当没有检测到完整的有效序列时，输出为 0（低电平）。

仿真波形建立如图2，仿真输出
1
波形如图3所示。

图1 序列检测器状态图
图2 仿真波形建立
图3 仿真输出波形
0 0
0 0
0 1
1
1
1
1
1 1
S1
S2 S3 S4
S5
S6
S7
S8
四．实验总结
通过这个程序设计让我学会一种新的语言，对数字系统结构也有了更进一步的了解和认识，对我以后的学习有很大的帮助。

通过几天的实验设计，我对数据库软件EDA技术、VHDL等系列知识都有了一定的了解。

不足之处是对硬件描述语言以及开发软件还不是很熟悉，需要更深入的学习。

附录1 序列检测器代码Library ieee;
Use ieee.std_logic_1164.all;
Entity Sdetector is
Port(clk : in std_logic;
input : in std_logic;
output : out std_logic
);
end Entity Sdetector;
Architecture Bhv of Sdetector is
type states is
(s1,s2,s3,s4,s5,s6,s7,s8);
signal state: states:=s1;
Begin
Process(input,state)
Begin
if clk'event and clk='1' then
case state is
when s1=>output<='0';
if(input='1') then
state<=s2;
else
state<=s1;
end if;
when s2=>output<='0';
if(input='1') then
state<=s3;
else
state<=s1;
end if;
when s3=>output<='0';
if(input='1') then
state<=s4;
else
state<=s1;
end if;
when s4=>output<='0';
if(input='0') then
state<=s5;
else
state<=s4;
end if;
when s5=>output<='0';
if(input='0') then
state<=s6;
else
state<=s2;
end if;
when s6=>output<='0';
if(input='1') then
state<=s7;
else
state<=s1;
end if;
when s7=>output<='0';
if(input='0') then
state<=s8;
else
state<=s3;
end if;
when s8=>output<='1';
if (input='0') then
state<=s1;
else
state<=s2;
end if;
end case;
end if;
end Process;
end Architecture Bhv;。