第2章 硬件结构
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第2章 AT89S51单片机硬件结构PPT课件
图2-2 AT89S51双列直插封装方式的引脚
14
2．时钟引脚 （1）XTAL1（19脚）：片内振荡器反相放大器和时钟发生器电
路输入端。用片内振荡器时，该脚接外部石英晶体和微调电 容。外接时钟源时，该脚接外部时钟振荡器的信号。 （2）XTAL2（18脚）：片内振荡器反相放大器的输出端。当使 用片内振荡器，该脚连接外部石英晶体和微调电容。当使用 外部时钟源时，本脚悬空。 2.2.2 控制引脚 （1）RST (RESET，9脚) 复位信号输入，在引脚加上持续时间大于2个机器周期的高电 平，可使单片机复位。正常工作，此脚电平应 ≤ 0.5V。
节和页编程，现场程序调试和修改更加方便灵活； （2）数据指针增加到两个，方便了对片外RAM的访问过程； （3）增加了看门狗定时器，提高了系统的抗干扰能力；
9
（4）增加断电标志； （5）增加掉电状态下的中断恢复模式。 片内各功能部件通过片内单一总线连接而成（见图2-1），
基本结构依旧是CPU 加上外围芯片的传统微机结构。 CPU对各种功能部件的控制是采用特殊功能寄存器（SFR，
目的：本章学习，为AT89S51系统的应用设计打下基础。 在原理和结构上，单片机把微机的许多概念、技术与特点都
继承下来。用学习微机的思路来学习单片机。
2.1 AT89S51单片机的硬件组成 片内硬件组成结构如图2-1所示。把作为控制应用所必需的基本
功能部件都集成在一个尺寸有限的集成电路芯片上。 有如下功能部件和特性：
（1）8位微处理器（CPU）； （2）数据存储器（128B RAM）； （3）程序存储器（4KB Flash ROM）； （4）4个8位可编程并行I/O口（P0口、P1口、P2口、P3口）
； （5）1个全双工的异步串行口； （6）2个可编程的16位定时器/计数器；
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2．时钟引脚 （1）XTAL1（19脚）：片内振荡器反相放大器和时钟发生器电
路输入端。用片内振荡器时，该脚接外部石英晶体和微调电 容。外接时钟源时，该脚接外部时钟振荡器的信号。 （2）XTAL2（18脚）：片内振荡器反相放大器的输出端。当使 用片内振荡器，该脚连接外部石英晶体和微调电容。当使用 外部时钟源时，本脚悬空。 2.2.2 控制引脚 （1）RST (RESET，9脚) 复位信号输入，在引脚加上持续时间大于2个机器周期的高电 平，可使单片机复位。正常工作，此脚电平应 ≤ 0.5V。
节和页编程，现场程序调试和修改更加方便灵活； （2）数据指针增加到两个，方便了对片外RAM的访问过程； （3）增加了看门狗定时器，提高了系统的抗干扰能力；
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（4）增加断电标志； （5）增加掉电状态下的中断恢复模式。 片内各功能部件通过片内单一总线连接而成（见图2-1），
基本结构依旧是CPU 加上外围芯片的传统微机结构。 CPU对各种功能部件的控制是采用特殊功能寄存器（SFR，
目的：本章学习，为AT89S51系统的应用设计打下基础。 在原理和结构上，单片机把微机的许多概念、技术与特点都
继承下来。用学习微机的思路来学习单片机。
2.1 AT89S51单片机的硬件组成 片内硬件组成结构如图2-1所示。把作为控制应用所必需的基本
功能部件都集成在一个尺寸有限的集成电路芯片上。 有如下功能部件和特性：
（1）8位微处理器（CPU）； （2）数据存储器（128B RAM）； （3）程序存储器（4KB Flash ROM）； （4）4个8位可编程并行I/O口（P0口、P1口、P2口、P3口）
； （5）1个全双工的异步串行口； （6）2个可编程的16位定时器/计数器；
单片机第二章MCS-51系列单片机硬件结构
3. P1口（P1.0~P1.7，1脚~8脚）
P1口仅用作I/O使用，它也是自带上拉电阻的8 位准双向I/O接口，每一位可驱动4个LSTTL负载。 当P1口作为输入接口时，应先向口锁存器写“1”。 4. P3口（P3.0~P3.7，10脚~17脚）
除了和P1口的功能一样外， P3口的每一引脚还具有第二功能。
第二章 单片机的硬件结构
2.1 MCS-51单片机的总体结构
2.2 微处理器 2.3 MCS-51存储器 2.4 MCS-51基本电路及引脚电路 2.5 实例演练
2.1MCS-51单片机的总体结构
一，8031芯片实照
二，MCS-51单片机外形是一个40脚的双列直插式集成块：
P10 P1.1 P12 P1.3 P1.4 P1.5 P1.6 P1.7 RST/VPD RXD/P3.0 TXD/P3.1 INT0/P3.2 INT1/P3.3 T0/P3.4 T1/P3.5 WR/P3.6 RD/P3.7 XTAL2 XTAL1 Vss 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 Vcc P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 EA/VPP ALE/PROG PSEN P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2.0
ALE地址锁存使能信号输出端。存取 片外存储器时，用于锁存低8位地址。 PROG是对于EPROM型单片机，在 EPROM编程期间，此引脚用于输入编 程脉冲。
ALE/ PROG (30脚)
控制 引脚
第2章_ATmega128硬件结构
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$100CA
$1006:LDI R1,$0A $1008:LDS R2,$FF00 $100A:ADD R2,R1 $100C:STS $$FFFF0000(($$110A)) $FF00,R2
R1=$0A R2=$$11AA0
2020年5月19日星期二
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ATmega128
单 片 机 方 框 图
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ATmega128
单 片 机 指 令 执 行 过 程
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$1006
10+(0xFF00$)1=0>0(60:xLFDFI 0R0)1,$0A
当RAMPZ0=1: ELPM/SPM可以访问程序存储器地址 $8000——$FFFF(高64K字节)
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2.2.3 指令执行时序
AVR CPU由系统时钟clkCPU驱动。
并行取指和执行时序
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单时钟周期ALU 操作
模拟比较器
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2.1.2 主要性能 (续)
特殊的处理器特点
上电复位 可编程的掉电检测 片内RC振荡器 片内/片外中断源 6种睡眠模式: 空闲模式、ADC噪声抑制模式、省电模
式、掉电模式、Standby模式以及扩展的Standby模式 可选的时钟频率 可选ATmega103兼容模式 全局上拉禁止功能
Bit 6 – T: 位拷贝存储 Bit 4 – S: 符号位,S=N⊕V Bit 2 – N: 负数标志 Bit 0 – C: 进位标志
第2章_TMS320C55x的硬件结构 (1)
表2-2
特 征 一个32位16位指令缓冲队列 两个17位17位的乘法累加器 一 个 40 位 算 术 逻 辑 单 元 （ALU） 一个40位桶形移位寄存器 一 个 16 位 算 术 逻 辑 单 元 （ALU） 4个40位的累加器
C55x的特征及优点
优 点
缓冲变长指令并完成有效的块重复操作 在一个单周期执行双乘法累加操作 实现高精度算术和逻辑操作 能够将一个40位的计算结果最高向左移31位或向右移32位 对主ALU并行完成简单的算术操作 保留计算结果，减少对存储单元的访问 为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并 行机制的优点
TMS320C55x 数字信号处理器是在 C54x 的基础上发展起来 的新一代低功耗、高性能数字信号处理器，其软件具有C54兼 容模式，极大地节省了C54x向C55x的转化时间。 C55x 采用了新的半导体工艺，其工作时钟大大超过了 C54x系列处理器，CPU 内部通过增加功能单元增强了 DSP 的运 算能力，与 C54x相比具有更高的性能和更低的功耗。 这些特点使之在无线通信、便携式个人数字系统及高效 率的多通道数字压缩语音电话系统中得到广泛应用。
2
2 1 4 16位 16位 1（40位） 2字节（16位） 8 独立的程序/数据空间 0
4
3 2 6 8/16/24/32/40/48位 16位 1（16位） 1（40位） 3字节（24位） 8 统一的程序/数据空间 4
应用电子技术专业
DSP原理与应用
5
第2章
TMS320C55x的硬件结构
C55x的一系列特征使它具有处理效率高、低功耗和使用方便的等优点。
应用电子技术专业 DSP原理与应用 12
第2章
TMS320C55x的硬件结构
第二章 80c51硬件结构
•
• • •
(2) 寄存器B （8位）：
2.1.2
80C51内部逻辑结构组成
2.内部数据存储器(RAM)
低128字节区：用户RAM区为128x8Byte，地址为00H～
7FH。用于存放运算的中间结果、数据暂存以及数据缓 冲等。 高128字节区：特殊寄存器RAM区128x8Byte，地址为 80H～FFH。有21个特殊功能寄存器（SFR），存放功能 部件的控制命令、状态或数据等。 特点：掉电数据丢失。
失，使得复位后能继续正常运行。
三、控制信号引脚：RST、ALE、PSEN和EA
ALE/PROG（30脚）：
ALE：地址锁存允许信号端。正常工作时，该引脚以 振荡频率的1/6固定输出正脉冲，可作为外部定时 脉冲使用。 CPU访问片外存储器时，该引脚输出信号作为锁存 低8位地址的控制信号。它的负载能力为8个LS型 TTL负载。
字 节 地 址
位地址
2.2.3
内部数据存储器高128单元
1 特殊寄存器概述
用于存放单片机各个功能部件的控制命令、状态或数据的寄存 器叫特殊寄存器，其功能已经由单片机规定。
1. 有21个特殊功能功能寄存器，地址不连续分布在80H～FFH的 RAM空间，剩余空闲单元用户并不能使用，读出不确定，写入 被舍弃。
片内数据存储器 MOV,
片外数据存储器 MOVX, RD WR作选通信号操作 逻辑上3个存储器地址空间（软件角度） ： 64KB 程序存储器： 统一编地址，0000H-FFFFH 256B 片内数据存储器:独立编地址 0000H-00FFH 64KB 片外数据存储器：独立编地址 0000H-FFFFH
(1)运算电路 构成: 运算部件以算术逻辑运算单元ALU为核心，包 含累加器ACC、B寄存器、暂存器、标志寄存器PSW等， 功能: 它能实现算术运算、逻辑运算 。
第2章--AT89S52硬件结构S52
2
2.4.3 特殊功能寄存器 2.4.4 位地址空间 2.4.5 存储器结构总结 2.5 AT89S52的并行I/O端口 2.5.1 P0口 2.5.2 P1口 2.5.3 P2口 2.5.4 P3口 2.6 时钟电路与时序 2.6.1 时钟电路设计
3
2.6.2 时钟周期、机器周期、指令周期与指令时序 2.7 复位操作和复位电路
25
（3）P2口：P2.7～P2.0引脚 准双向I/O口，引脚内部接有上拉电阻，可驱动4个LS型TTL负载。 当AT89S52访问外部存储器及I/O口时，P2口作为高8位地址总线使用，
输出高8位地址。 当P2口不作为高8位地址总线时，可作为通用的I/O口使用。
26
（4）P3口：P3.7～P3.0 准双向I/O口，具有内部上拉电阻。 P3口的第一功能是作为通用的I/O口使用，可驱动4个LS型TTL负载。 P3口还可提供第二功能。第二功能定义见表2-1，应熟记。 综上所述，P0口可作为总线口，为双向口。作为通用的I/O口使用
6
图2-1 AT89S52单片机片内结构
7
（7）中断系统具有6个中断源、6个中断向量； （8）特殊功能寄存器（SFR）32个； （9）1个看门狗定时器； （10）低功耗模式有空闲模式和掉电模式，且具有掉电模式
下的中断恢复模式。
片内各功能部件通过片内单一总线连接而成（见图2-1），基本结构依 旧是CPU 加上外围芯片的传统微机结构。
复位，使程序恢复正常运行。 AT89S52完全兼容AT89C51/AT89S51单片机，使用AT89C51/
AT89S51单片机的系统，在保留原来软硬件的基础上，可用AT89S52直接 代换。
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2.2 AT89S52的引脚功能
2.4.3 特殊功能寄存器 2.4.4 位地址空间 2.4.5 存储器结构总结 2.5 AT89S52的并行I/O端口 2.5.1 P0口 2.5.2 P1口 2.5.3 P2口 2.5.4 P3口 2.6 时钟电路与时序 2.6.1 时钟电路设计
3
2.6.2 时钟周期、机器周期、指令周期与指令时序 2.7 复位操作和复位电路
25
（3）P2口：P2.7～P2.0引脚 准双向I/O口，引脚内部接有上拉电阻，可驱动4个LS型TTL负载。 当AT89S52访问外部存储器及I/O口时，P2口作为高8位地址总线使用，
输出高8位地址。 当P2口不作为高8位地址总线时，可作为通用的I/O口使用。
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（4）P3口：P3.7～P3.0 准双向I/O口，具有内部上拉电阻。 P3口的第一功能是作为通用的I/O口使用，可驱动4个LS型TTL负载。 P3口还可提供第二功能。第二功能定义见表2-1，应熟记。 综上所述，P0口可作为总线口，为双向口。作为通用的I/O口使用
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图2-1 AT89S52单片机片内结构
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（7）中断系统具有6个中断源、6个中断向量； （8）特殊功能寄存器（SFR）32个； （9）1个看门狗定时器； （10）低功耗模式有空闲模式和掉电模式，且具有掉电模式
下的中断恢复模式。
片内各功能部件通过片内单一总线连接而成（见图2-1），基本结构依 旧是CPU 加上外围芯片的传统微机结构。
复位，使程序恢复正常运行。 AT89S52完全兼容AT89C51/AT89S51单片机，使用AT89C51/
AT89S51单片机的系统，在保留原来软硬件的基础上，可用AT89S52直接 代换。
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2.2 AT89S52的引脚功能
nodeb装备介绍第二章bburru硬件结构[优质文档]
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NodeB设备介绍第二章BBURRU硬件结构MU上机框基本单元EU下机框扩展单元主控框资源框硬件结构BBU/RRU的硬件结构从功能上分成三个单元：1.数字控制单元在主控框中，为整个Node B提供对RNC接口，提供时钟，环境检测以及呼叫控制的功能框，并且提供Node B内部数据的交换2.信道资源单元在资源框中，资源框是进行TD-SCDMA 物理层处理的功能框，具体包括进行传输信道，物理信道处理的信道板，进行Node B室内单元和远端射频单元接口的射频接口板3.远端射频单元TD-SCDMA分布式基站射频远端设备RRU连接天线，是进行信号放大和收发信的功能框。
完成光纤链路接口、中频处理、智能天线下行的高功放、上行信号的小信号放大器、对进出信号的滤波器、模拟信号的上下变频等功能逻辑结构CP BBU01-1327A/CP RRU01-1306C的逻辑结构可分为：RNC接口模块：完成与RNC以及下级BBU的接口功能控制和交换模块：主要完成呼叫处理、操作维护处理和内部数据交换功能基带处理模块：主要完成物理层处理光纤接口模块：主要完成BBU和RRU之间的光接口功能时钟模块：以GPS或BITS为参考源，生成BBU内部所需的各种时钟信号监控模块：主要是对环境的监控远端射频模块：提供TD-SCDMA网络的无线覆盖，通过Uu接口完成UE的接入和无线链路传输功能室内单元BBU是TD-SCDMA分布式基站系统的主要组成部分，它完成基带信号的处理，时钟与监控功能，同时实现Iub接口、电源接口、本地维护接口、环境监控接口以及与室外GPS天线接口。
BBU采用外接告警箱实现环境的监控。
机柜/机架BBU机柜主要由机架、主插箱单元、架顶功能模块组成。
BBU机架支持并柜设计，机架包括框架、前门、后门、侧板、后盖、顶板等金属部件，主要起到支撑、连接的作用。
架顶功能模块柜顶单板及元件：电源滤波保护单元PPU、E1PBMIB单元上出风孔区域GPS接口E1PB和MIB单元接口保护板：E1PB（最多2块）维护接口板：MIB（1块）保护模块背板：PMB（1块）保护模块背板PMB完成E1PB与背板的连接，提供背板信号与E1PB/MIB信号转接。
第2章MCS-51系列单片机的基本硬件结构
1000H 0FFFH
片外程序存储器 最大64K） （最大 ）
0000H
1. 需要注意几点： 需要注意几点：
程序存储器是用来存放编好的程序、 程序存储器是用来存放编好的程序、常数 和表格的。 和表格的。 当引脚EA=1时，系统使用片内的4KROM 时 系统使用片内的 当引脚 来存储程序。 来存储程序。EA=0时，系统使用片外的 时 ROM。 。 无论是使用片内还是使用片外的ROM（既 （ 无论是使用片内还是使用片外的 EA=1或EA=0），其起始地址都是从 ），其 或 ）， 起始地址都是从 0000H单元开始。 单元开始。 单元开始
控制器
运算器
时钟电路
4KROM 程序存储器
256BRAM 数据存储器
2X16位 位 定时/计数器 定时 计数器
CPU 处理器
64KB总线 总线 扩展控制器
可编程I/O 可编程 端口P0-3 端口
可编程 串行口
2.1.2 MCS-51单片机的引脚定义 单片机的引脚定义
1. MCS-51单片机有两种封装形式： MCS-51单片机有两种封装形式： 单片机有两种封装形式
P3.2 INT0 P3.3 INT1
2.2 MCS-51单片机的存储器的配置 单片机的存储器的配置
2.2.0 MCS-51单片机存储器的 MCS-51单片机 单片机存储器的 配置特点 2.2.1 程序存储器(片内与片外) 程序存储器 片内与片外) 存储器( 2.2.2 内部数据存储器RAM 内部数据存储器 存储器RAM 2.2.3 外部数据存储器
RST/Vpd（9脚）： （ 脚 在系统上电震荡器开始工作时， 在系统上电震荡器开始工作时， 在内部加 在此引脚上有一个两个时钟周期的高电平 两个时钟周期的高电平使单 在此引脚上有一个两个时钟周期的高电平使单 片机复位。但为了使系统复位可靠，建议外加 片机复位。但为了使系统复位可靠， 一个上电复位电路，延长复位的时间。 一个上电复位电路，延长复位的时间。当单片 机掉点时， 机掉点时，此引脚可以接入备用电源向单片机 内部的RAM供电，以防止 供电， 中的数据丢失。 内部的 供电 以防止RAM中的数据丢失。 中的数据丢失 注意：在复位状态下：所有SFR的内容全 注意：在复位状态下：所有 的内容全 变为“ ，端口输出“ 。 内容不变。 变为“0”，端口输出“1”。RAM内容不变。 内容不变
第2章 单片机的硬件结构及工作原理
XTAL1
也可以由 XTAL1端接 入外部时钟，此时应 将 XTAL2接地：
外部时钟 XTAL1 XTAL2 XTAL2
15～45pfx2
பைடு நூலகம்
1～12MHz（MCS-51） 0～24MHz（Atmel-89C）
2. 控制引脚 提供控制信号，有的引脚还具有复用功能。 (1) RST/VPD(9脚)：复位与备用电源。 (2) ALE/PROG*（30脚）：地址锁存允许/片内EPROM 编程脉冲 第一功能 :ALE 为地址锁存允许，用来锁存 P0 口送 出的低8位地址,可驱动8个LS型TTL负载。 第二功能 :PROG* 为编程脉冲输入端 , 片内有 EPROM 的芯片，在EPROM编程期间，此引脚输入编程脉冲。
3.
I/O口引脚(32个)
MCS-51共有4个8位并行I/O端口：P0、P1、P2、P3口，
共32个引脚。P3口还具有第二功能，用于特殊信号输入输 出和控制信号（属控制总线）。 表2.1
P3口引脚
P3.0 P3.1
P3口的第二功能定义
第 二 功 能
RXD（串行输入口） TXD（串行输出口）
INT0（外部中断0）
40只引脚按功能分为3类： 1）电源及时钟引脚（4个）: Vcc、Vss；XTAL1、XTAL2。 2）控制引脚（4个）： PSEN* 、 EA* 、 ALE 、 RESET （即RST）。 （3）I/O口引脚（32个）： P0 、 P1 、 P2 、 P3 ，为 4 个 8 位 I/O 口的外部引脚
P3.2
P3.3 P3.4
INT1（外部中断1）
T0（定时器0外部计数输入）
P3.5
P3.6 P3.7
T1（定时器1外部计数输入）
也可以由 XTAL1端接 入外部时钟，此时应 将 XTAL2接地：
外部时钟 XTAL1 XTAL2 XTAL2
15～45pfx2
பைடு நூலகம்
1～12MHz（MCS-51） 0～24MHz（Atmel-89C）
2. 控制引脚 提供控制信号，有的引脚还具有复用功能。 (1) RST/VPD(9脚)：复位与备用电源。 (2) ALE/PROG*（30脚）：地址锁存允许/片内EPROM 编程脉冲 第一功能 :ALE 为地址锁存允许，用来锁存 P0 口送 出的低8位地址,可驱动8个LS型TTL负载。 第二功能 :PROG* 为编程脉冲输入端 , 片内有 EPROM 的芯片，在EPROM编程期间，此引脚输入编程脉冲。
3.
I/O口引脚(32个)
MCS-51共有4个8位并行I/O端口：P0、P1、P2、P3口，
共32个引脚。P3口还具有第二功能，用于特殊信号输入输 出和控制信号（属控制总线）。 表2.1
P3口引脚
P3.0 P3.1
P3口的第二功能定义
第 二 功 能
RXD（串行输入口） TXD（串行输出口）
INT0（外部中断0）
40只引脚按功能分为3类： 1）电源及时钟引脚（4个）: Vcc、Vss；XTAL1、XTAL2。 2）控制引脚（4个）： PSEN* 、 EA* 、 ALE 、 RESET （即RST）。 （3）I/O口引脚（32个）： P0 、 P1 、 P2 、 P3 ，为 4 个 8 位 I/O 口的外部引脚
P3.2
P3.3 P3.4
INT1（外部中断1）
T0（定时器0外部计数输入）
P3.5
P3.6 P3.7
T1（定时器1外部计数输入）
第二章AT89S51单片机的硬件结构
自激振荡器如上图
电源及时钟引脚 时钟
时钟有两种方式， 一种是片内时钟振荡方式，需在这两 个脚外接石英晶体和振荡电容。 另一种是外接一个输入时钟信号，有 源晶振至XTAL1，令XTAL2悬空。 若使用石英晶体：则C=30pF±10pF； 若使用陶瓷谐振器：则C=40pF±10pF。
控制引脚 RST
2.3 CPU 运算器 PSW
⑦ 奇偶校验标志位P（Parity）： PSW.0奇偶校验标志位，用于指示运算结果中“1” 的个数的奇偶性。当累加器A中的数据“1”个数 为偶数时，P=0，若为奇数时，P=1。 在串行通信中，常用奇偶校验的方法来检测数据 串行传输的可靠性。
AT89S51方框图
2.1 AT89S51单片机的硬件组成
各功能部件简单说明： ROM 8031:无此部件；8051:4K字节ROM；8751:4K 字节EPROM ； 89C51/89C52/89C55:4K/8K/20K 字节闪存。 特殊功能寄存器（SFR）用于对片内各功能模块进行 管理、控制、监视。实际上是一些控制寄存器和状 态寄存器。共有26个，是一个具有特殊功能的RAM区。
④工作寄存器组选择位RS1和RS0
RS1 、RS0 工作寄存器组 R0~R7的物理地址
00
0
00H~07H
01
1
08H~0FH
10
2
10H~17H
11
3
18H~1FH
2.3 CPU 运算器 PSW
⑤ 溢出标志位OV（OVerflow）：溢出标志位 PSW.2用于指示带符号数运算的过程中是否发生溢 出。 如果结果产生溢出，则OV=1;否则OV=0 ⑥ PSW.1：保留位，无定义。给芯片制造商预留 的。
并行I/O口引脚P2口
电源及时钟引脚 时钟
时钟有两种方式， 一种是片内时钟振荡方式，需在这两 个脚外接石英晶体和振荡电容。 另一种是外接一个输入时钟信号，有 源晶振至XTAL1，令XTAL2悬空。 若使用石英晶体：则C=30pF±10pF； 若使用陶瓷谐振器：则C=40pF±10pF。
控制引脚 RST
2.3 CPU 运算器 PSW
⑦ 奇偶校验标志位P（Parity）： PSW.0奇偶校验标志位，用于指示运算结果中“1” 的个数的奇偶性。当累加器A中的数据“1”个数 为偶数时，P=0，若为奇数时，P=1。 在串行通信中，常用奇偶校验的方法来检测数据 串行传输的可靠性。
AT89S51方框图
2.1 AT89S51单片机的硬件组成
各功能部件简单说明： ROM 8031:无此部件；8051:4K字节ROM；8751:4K 字节EPROM ； 89C51/89C52/89C55:4K/8K/20K 字节闪存。 特殊功能寄存器（SFR）用于对片内各功能模块进行 管理、控制、监视。实际上是一些控制寄存器和状 态寄存器。共有26个，是一个具有特殊功能的RAM区。
④工作寄存器组选择位RS1和RS0
RS1 、RS0 工作寄存器组 R0~R7的物理地址
00
0
00H~07H
01
1
08H~0FH
10
2
10H~17H
11
3
18H~1FH
2.3 CPU 运算器 PSW
⑤ 溢出标志位OV（OVerflow）：溢出标志位 PSW.2用于指示带符号数运算的过程中是否发生溢 出。 如果结果产生溢出，则OV=1;否则OV=0 ⑥ PSW.1：保留位，无定义。给芯片制造商预留 的。
并行I/O口引脚P2口
第2章 80888086系统硬件结构
OF DF IF TF SF ZF
AF
PF
CF
条件码标志：
OF SF ZF CF AF PF
控制标志：
方向标志
系统标志位:
IF 中断标志 TF 陷阱标志
溢出标志 DF 符号标志 零标志 进位标志 辅助进位标志 奇偶标志
第2章 8088/8086系统硬件结构
程 序 状 态 字 （ ） PSW
第2章 8088/8086系统硬件结构
第2章 8088/8086系统硬件结构
1、存储器地址的分段
•每个段的最大长度可达
64KB，段内地址是连续的、 线性增长的，允许单个逻辑 段在整个1MB存储空间内浮 动。
•可以有相连的段(如：C和D
段)、不相连的段(如：A和B 段)以及相互重叠的段(如：B 和C段)
第2章 8088/8086系统硬件结构
第2章 8088/8086系统硬件结构
2、段寄存器(CS、 DS、 SS、 ES、 FS、GS)
存放段地址,确定一个段的的起始地址. 用途各不相同：
代码段(CS)：存放当前正在运行的程序 数据段(DS)：存放当前运行程序所用的数据 ，或串处理指令
中的源操作数
堆栈段(SS)：定义堆栈（后进先出）的所在区域 附加段(ES)：附加的数据区，或串处理指令中的目的操作数
－)
79000H
2450H
即SP值为2450H.
第2章 8088/8086系统硬件结构
2.1.2 8088CPU的两大功能结构
8088CPU的两大功能结构为总线接口单元 BIU(BusInterfaceUnit)和指令执行单元 EU(ExecutionUnit),如图2.4所示。 U单元负责指令的执行，由算术逻辑单元ALU、标 志寄存器F、通用寄存器及EU控制器等组成，主要进 行16位的各种运算及有效地址的计算。EU不与计算机 系统总线(外部总线)相关，而从BIU中的指令队列取得
第2章 AT89S52单片机的片内硬件结构PPT课件
复位，使程序恢复正常运行。 AT89S52完全兼容AT89C51/AT89S51单片机，使用AT89C51/
AT89S51单片机的系统，在保留原来软硬件的基础上，可用AT89S52直接 代换。
12
2.2 AT89S52的引脚功能
AT89S52与各种8051单片机的引脚是兼容的。目前，AT89S52多采用40 引脚的DIP封装（双列直插），以及44引脚的PLCC和TQFP封装方式的芯片, 外形见图2-2（a）和图2-2（b）。
2
2.4.3 特殊功能寄存器 2.4.4 位地址空间 2.4.5 存储器结构总结 2.5 AT89S52的并行I/O端口 2.5.1 P0口 2.5.2 P1口 2.5.3 P2口 2.5.4 P3口 2.6 时钟电路与时序 2.6.1 时钟电路设计
3
2.6.2 时钟周期、机器周期、指令周期与指令时序 2.7 复位操作和复位电路
（8）特殊功能寄存器（SFR） 共有32个特殊功能寄存器，用于CPU对片内各外设部件进行管理、控制
和监视。特殊功能寄存器实际上是片内各外设部件的控制寄存器和状态寄 存器，这些特殊功能寄存器映射在片内RAM区的80H～FFH的地址区间内 。
11
（9）1个看门狗定时器WDT 当单片机由于干扰而使程序陷入死循环或跑飞状态时，可引起单片机
6
图2-1 AT89S52单片机片内结构
7
（7）中断系统具有6个中断源、6个中断向量； （8）特殊功能寄存器（SFቤተ መጻሕፍቲ ባይዱ）32个； （9）1个看门狗定时器； （10）低功耗模式有空闲模式和掉电模式，且具有掉电模式
下的中断恢复模式。
片内各功能部件通过片内单一总线连接而成（见图2-1），基本结构依 旧是CPU 加上外围芯片的传统微机结构。
AT89S51单片机的系统，在保留原来软硬件的基础上，可用AT89S52直接 代换。
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2.2 AT89S52的引脚功能
AT89S52与各种8051单片机的引脚是兼容的。目前，AT89S52多采用40 引脚的DIP封装（双列直插），以及44引脚的PLCC和TQFP封装方式的芯片, 外形见图2-2（a）和图2-2（b）。
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2.4.3 特殊功能寄存器 2.4.4 位地址空间 2.4.5 存储器结构总结 2.5 AT89S52的并行I/O端口 2.5.1 P0口 2.5.2 P1口 2.5.3 P2口 2.5.4 P3口 2.6 时钟电路与时序 2.6.1 时钟电路设计
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2.6.2 时钟周期、机器周期、指令周期与指令时序 2.7 复位操作和复位电路
（8）特殊功能寄存器（SFR） 共有32个特殊功能寄存器，用于CPU对片内各外设部件进行管理、控制
和监视。特殊功能寄存器实际上是片内各外设部件的控制寄存器和状态寄 存器，这些特殊功能寄存器映射在片内RAM区的80H～FFH的地址区间内 。
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（9）1个看门狗定时器WDT 当单片机由于干扰而使程序陷入死循环或跑飞状态时，可引起单片机
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图2-1 AT89S52单片机片内结构
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（7）中断系统具有6个中断源、6个中断向量； （8）特殊功能寄存器（SFቤተ መጻሕፍቲ ባይዱ）32个； （9）1个看门狗定时器； （10）低功耗模式有空闲模式和掉电模式，且具有掉电模式
下的中断恢复模式。
片内各功能部件通过片内单一总线连接而成（见图2-1），基本结构依 旧是CPU 加上外围芯片的传统微机结构。
(信息与通信)第2章89C51单片机硬件结构和原理
(信息与通信)第2章89C51 单片机硬件结构和原理
了解嵌入式系统的基本概念和89C51单片机的介绍，以及本章将要覆盖的硬件 结构和原理。
嵌入式系统概述
嵌入式系统是为特定应用开发的计算机系统，它可以控制、监测和完成特定任务。通过学习嵌入式系统的基本 概念，我们能够理解单片机的重要性和应用场景。
89C51单片机介绍
SPI接口的通信原理
SPI接口的通信原理是实现可靠数据传输的核心。学习SPI接口的通信原理可以帮助我们编写稳定、高效的单片 机程序。
I2C总线
I2C总线是一种常用的串行通信协议。了解I2C总线的工作原理和特点，可以实 现单片机与多个设备的简单连接和数据交换。
I2C总线通信原理
I2C总线通信原理是实现可靠数据交换的关键。通过学习I2C总线通信原理，我 们可以更好地使用该通信协议并避免潜在问题。
89C51单片机是一种基于Harvard结构的8位微处理器。它具有许多功能和性能优势，适用于各种嵌入式应用。 让我们深入了解它的特点和优势。
89C51单片机硬件结构
了解89C51单片机的硬件结构是理解其内部组件和功能的关键。通过学习芯片内部的存储器、外设和IO口，我 们可以更好地使用和设计单片机应用。
定时器/计数器是单片机中非常重要的功能模块。通过学习定时器的工作原理 和编程方法，我们可以实现各种时间控制和计数任务。
89C51单片机的中断控制器
中断是单片机中常用的断向量表的结构，可以实现及 时响应和处理各种事件。
中断系统的原理
中断系统是单片机中的重要组成部分。通过学习中断系统的原理和中断处理 过程，我们可以实现多任务处理和优化系统性能。
与外部设备的通信方式
单片机需要与外部设备进行通信才能完成各种任务。学习串行口、SPI接口、 I2C总线等通信方式可以实现与其他设备的数据交换与控制。
了解嵌入式系统的基本概念和89C51单片机的介绍，以及本章将要覆盖的硬件 结构和原理。
嵌入式系统概述
嵌入式系统是为特定应用开发的计算机系统，它可以控制、监测和完成特定任务。通过学习嵌入式系统的基本 概念，我们能够理解单片机的重要性和应用场景。
89C51单片机介绍
SPI接口的通信原理
SPI接口的通信原理是实现可靠数据传输的核心。学习SPI接口的通信原理可以帮助我们编写稳定、高效的单片 机程序。
I2C总线
I2C总线是一种常用的串行通信协议。了解I2C总线的工作原理和特点，可以实 现单片机与多个设备的简单连接和数据交换。
I2C总线通信原理
I2C总线通信原理是实现可靠数据交换的关键。通过学习I2C总线通信原理，我 们可以更好地使用该通信协议并避免潜在问题。
89C51单片机是一种基于Harvard结构的8位微处理器。它具有许多功能和性能优势，适用于各种嵌入式应用。 让我们深入了解它的特点和优势。
89C51单片机硬件结构
了解89C51单片机的硬件结构是理解其内部组件和功能的关键。通过学习芯片内部的存储器、外设和IO口，我 们可以更好地使用和设计单片机应用。
定时器/计数器是单片机中非常重要的功能模块。通过学习定时器的工作原理 和编程方法，我们可以实现各种时间控制和计数任务。
89C51单片机的中断控制器
中断是单片机中常用的断向量表的结构，可以实现及 时响应和处理各种事件。
中断系统的原理
中断系统是单片机中的重要组成部分。通过学习中断系统的原理和中断处理 过程，我们可以实现多任务处理和优化系统性能。
与外部设备的通信方式
单片机需要与外部设备进行通信才能完成各种任务。学习串行口、SPI接口、 I2C总线等通信方式可以实现与其他设备的数据交换与控制。
单片机与接口技术课后习题答案
;送数
MOV @R1,A
INC R0
INC R1
DJNZ R2,LOOP
;是否传送结束？
SETB P1.0
;置传送结束标志位
END
;结束
习题答案
①②③④
13：试编写程序，将片外RAM从2000H开始存放的16个数传送到片外RAM从30H
开始的单元中。
ORG 0000H
MOV DPTR,#2000H ;存放数据原始起始地址
《单片机与接口技术》
【习题P99-3】初始化程序
;外部中断0中断矢量地址
;定时器0中断矢量地址
;串口中断矢量地址
;主程序起始地址 ;主程序其他初始化工作 ;开外部中断0 ;置外部中断0电平触发方式 ;开定时器0中断 ;开串口中断 ;开CPU总中断 ;置定时器0为高优先级中断 ;主程序主体内容 ;外部中断0中断处理子程序 ;定时器0中断处理子程序 ;串口中断处理子程序 ;主程序结束
;判断数据是否比较完毕
《单片机与接口技术》
习题答案
第五章：中断系统
一、填空 1. 共享 2. 外部 3. PC；PC；外部中断0矢量地址 4. 外部中断0 5. 电平；边沿 二、选择 1. ②2. ③3. ④4. ①5. ③6. ④7. ②8. ② 三、编程
①②③④
【习题P99-3】试编写一段对中断系统初始化程序，要求允许外 部中断0（电平触发）、T0中断、串行口中断，且使T0为高优先 级中断。
《单片机与接口技术》
三、问答题 1.定时/计数器用作定时器时，其定时时间与哪些因素有关？ 用作计数器时，对外部计数脉冲有何要求？ 2.当定时器0工作在模式3时，由于TR1被T0占用，那么应 如何控制定时器1的开启和关闭？
第二章 计算机硬件与软件概要
外存按存储介质分为磁表面存储器和光存储器。 外存储器包括软盘、硬盘、光盘。
内存中存放的是程序和数据，从形式上看，均为二进
制数，一般将每一位二进制数叫做一个二进制位（bit），
8 个二进制位记做一个字节（ byte ），每一个内存单元
中存放一个字节的信息。内存容量就是指它所能包含的
内存单元的数量，通常以字节为单位。 1024 （ 210 ）字 节记做1KB，220字节记做1MB，230字节记做1GB。
常用的输入设备有 : 键盘、鼠标器、扫描仪、光笔等。
四、 输入设备（INPUT DEVICE）
输入设备与主机之间需通过接口连接。
设置接口的原因：
① 输入设备大多数是机电设备，传送数据的速度远 远低于主机，因而需用接口作数据缓冲。 ② 输入设备表示的信息与主机不同 ③ 接口可以向主机报告设备运行的状态，传达主机 的命令
第二章
计算机硬件结构及工作原理
一个完整的计算机系统由硬件系统和软
件系统两大部分组成。
硬件系统：指计算机的物理实体，是可以看得见、摸得着的部件的
总称 ，它通常指计算机中的电子线路和物理装置Eg:显示器、机箱等。
软件系统：指计算机的逻辑实体，是计算机接
受输入、产生输出、存储数据和处理数据的程序的 总称。 Eg:win2000/xp、office等。
操作系统——控制和管理软硬件系统 资源；提供用户与计算机之间的接口
五大部 件之一——运算器
运算器的任务是对信息进行加工处理。
算术逻辑单元 累 加 器
ALU——运算
暂存操作数和运算结果。
运算器
状态寄存器 通用寄存器
存放算术逻辑单元在工 作中产生的状态信息。 暂存操作数或数据地址。
内存中存放的是程序和数据，从形式上看，均为二进
制数，一般将每一位二进制数叫做一个二进制位（bit），
8 个二进制位记做一个字节（ byte ），每一个内存单元
中存放一个字节的信息。内存容量就是指它所能包含的
内存单元的数量，通常以字节为单位。 1024 （ 210 ）字 节记做1KB，220字节记做1MB，230字节记做1GB。
常用的输入设备有 : 键盘、鼠标器、扫描仪、光笔等。
四、 输入设备（INPUT DEVICE）
输入设备与主机之间需通过接口连接。
设置接口的原因：
① 输入设备大多数是机电设备，传送数据的速度远 远低于主机，因而需用接口作数据缓冲。 ② 输入设备表示的信息与主机不同 ③ 接口可以向主机报告设备运行的状态，传达主机 的命令
第二章
计算机硬件结构及工作原理
一个完整的计算机系统由硬件系统和软
件系统两大部分组成。
硬件系统：指计算机的物理实体，是可以看得见、摸得着的部件的
总称 ，它通常指计算机中的电子线路和物理装置Eg:显示器、机箱等。
软件系统：指计算机的逻辑实体，是计算机接
受输入、产生输出、存储数据和处理数据的程序的 总称。 Eg:win2000/xp、office等。
操作系统——控制和管理软硬件系统 资源；提供用户与计算机之间的接口
五大部 件之一——运算器
运算器的任务是对信息进行加工处理。
算术逻辑单元 累 加 器
ALU——运算
暂存操作数和运算结果。
运算器
状态寄存器 通用寄存器
存放算术逻辑单元在工 作中产生的状态信息。 暂存操作数或数据地址。
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• CPU输出1时，Q=1，场效应管截止，P2.x引脚输出1； CPU输出0时，Q=0，场效应管导通，P2.x引脚输出0。
• 输入时，分为“读锁存器”和“读引脚”两种方式。
读锁存器时，Q端信号经上方的BUF1进入内部总线； 读引脚时，先向锁存器写1，使场效应管截止，P2.x引脚上 的电平经下方的BUF2进入内部总线。
作输出口：写入脉冲加在D锁存器CP端，内部总线上的数据
写入D锁存器，并向端口引脚P0.x输出。注意：此时必须外 接上拉电阻才能有高电平输出（非双向口）。 作输入口：“读引脚”信号把下方缓冲器打开，引脚上的状 态经缓冲器读入内部总线；“读锁存器”信号打开上面的缓 冲器把锁存器Q端的状态读入内部总线。
第2章 MCS-51单片机的硬件结构
2.1 89C51的基本结构 2.2 89C51引脚及片外总线结构 2.3 89C51的存储器配置
2.4 CPU的时序及辅助电路
2.5 单片机的工作方式
2.1 51单片机的基本结构
时钟源
T0 T1
时钟电路
SFR和RAM
ROM
定时/计数器
CPU
系
统
总
线
并行端口
串行端口
返回本节
2.3 51单片机寄存器配置
FFFFH 256B FFH E0H 64KB 80H FFFFH
A SFR 堆栈区
30H 20H 位寻址区 0000H ROM 寄存器区 内RAM
00H
0000H 外RAM
一、物理空间与地址
物理上有 4个存储器 地址空间：
返回本节
2.1.4 输入/输出（I/O）端口结构
• 如图2-2所示，有4个双向并行的8位I/O口 P0～P3； • P0口为三态双向口，可驱动8个TTL电路， P1、P2、P3口为准双向口（作为输入时， 口线被拉成高电平，故称为准双向口）， 其负载能力为4个TTL电路。
1、P0口位电路结构
(1) 一个数据输出锁存器，用于数据位的锁存
8. 内部时钟电路
返回本节
2.1.3 内部结构
1．运算器
• • • • • • 8位算术逻辑运算单元ALU (Arithmetic Logic Unit)； 8位累加器ACC（Accumulator）； 8位寄存器B； 程序状态字寄存器PSW（Program Status Word）； 8位暂存寄存器TMP1和TMP2等组成。 运算器功能:完成算术运算和逻辑运算。
2．P1口的结构
端口字节地址90H，位地址90H～97H。
P1口的一位结构图
P1位电路结构及特点
1. 一个数据输出锁存器，用于输出数据位的锁存
2. 两个三态数据输入缓冲器BUF1和BUF2，分别用于锁存 器数据和引脚数据的输入缓冲
3. 数据输出驱动电路，由一个场效应管（FET）和一个
片内上拉电阻组成。 4. 5. 6. P1口只能作为通用的I/O口使用。 由于有P1口内部上拉电阻，没有高阻抗输入状态，称 为准双向口。作为输出口时，不需要外接上拉电阻。 P1口“读引脚”输入时，必须先向锁存器写1。
3．P2口的结构
P2口是一个双功能口，字节地址为A0H，位地址A0H～A7H
P2.x
P2口的一位结构图
P2口位电路结构及特点
1. 一个数据输出锁存器，用于输出数据位的锁存
2. 两个三态数据输入缓冲器BUF1和BUF2，分别用于
锁存器数据和引脚数据的输入缓冲。
3. 输出驱动电路，由FET和内部上拉电阻组成 4. 一个多路转接开关MUX，它的一个输入是锁存器 的Q端，另一个输入是内部地址的高8位。 5. 作为地址输出线时，P2口输出外存储器高8位地
PCON SCON TMOD TCON TH0 TL0 TH1 TL1 SBUF(TX/RX) IE IP
PC递增器 程序计数器PC０ 驱动器 DPTR指针
PSW
中断、串口和定时器逻辑
通道1锁存器 通道1驱动器
通道3锁存器 通道3驱动器
振荡器
XTAL1
XTAL2
P1.0～P1.7
P3.0～P3.7
图2-2 89C51片内总体结构框图
•控制线
EA/VPP： 程序存储器选择信号端和编 程电源输入端 ALE： 地址锁存允许信号端 PSEN： 外部程序存储器读选 通信号端 RST/ VPD： 复位信号/备用电源线引脚
片外总线结构
P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 VCC P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2.0 P0.7 P0.6 P0.5 P0.3 P0.2 P0.1 P0.0 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
外接晶振引脚
时钟提供方式
• XTAL1脚为片内振荡电路的输入端，XTAL2脚为片内振荡 电路的输出端。 1. 片内时钟振荡方式：需外接石英晶体(不大于12MHz)和振 荡电容，振荡电容的取值为10～30pF； 2. 外部时钟方式:将XTAL1接地，外部时钟信号从XTAL2输入
MCS-51单片机的引脚配置图
中断系统
P0 P1 P2 P3
பைடு நூலகம்
TXD RXD
INT0
INT1
图2-1 89C51单片机基本结构示意图
89C51单片机的基本组成
1. 一个8位微处理器CPU 2. 数据存储器RAM和特殊功能寄存器SFR
3. 内部程序存储器ROM
4. 两个16位定时/计数器 5. 四个8位可编程的I/O并行端口P1、P2、P3、P0 6. 一个全双工串行端口，用于数据的串行通信 7. 中断控制系统，5个中断源，2个优先级
P3口工作过程分析
2. P3口用作第二输入/输出功能 • 第二输出功能时，锁存器需置1，使“与 非门”为开启状态。输出1时，FET截止， 相应为高电平；输出0时，FET导通，P3.x
引脚输出为低电平。
• 第二输入功能时，该位的锁存器和第二输
出功能端均应置1，保证FET截止，P3.x引
脚信息由BUF3的输出获得。
P2
返回上一次
2.2.1 引脚描述 • I/O口线（4个8位并口）
P0.0～P0.7 、 P1.0～P1.7 、 P2.0～P2.7 和 P3.0～P3.7 其中P3口为多功能引脚，可 自动切换用作数据总线、地 址总线、控制总线 和或I/O 接口外部引脚。
• VCC和GND：主电源引脚 • XTAL1和XTAL2
17
RD (外部RAM读脉冲)
P3口工作过程分析
1. P3口用作第一功能—通用I/O口
输出时，第二输出功能端应保持高电平，“与非门”为
开启状态。 • CPU输出1时，Q=1，场效应管截止，P3.x引脚输出为1；
• CPU输出0时，Q=0，场效应管导通，P3.x引脚输出为0。
输入时，P3.x位的输出锁存器和第二输出功能均应置1， 场效应管截止，P3.x引脚信息通过输入BUF3和BUF2进入 内部总线，完成“读引脚”操作。 • 当P3口实现第一功能通用输入时，也可以执行“读锁存 器”操作，此时Q端信息经过缓冲器BUF1进入内部总线。
P0口特点
端口字节地址80H，位地址80H～87H。 • 双功能口——地址/数据复用口和通用I/O口 （1）当P0口用作地址/数据复用口时，为一个 真正的双向口，用作外扩存储器，输出低8 位地址和输出/输入8位数据。 （2）当P0口用作通用I/O口时，由于需要在片 外接上拉电阻，端口不存在高阻抗（悬浮） 状态，因此为一个准双向口。 一般情况下，如果P0口已作为地址/数据复 用口，就不能再作为通用I/O口使用。
2．控制器
• 主要由程序计数器PC、指令寄存器IR、指令译 码器ID、堆栈指针SP、数据指针DPTR、时钟发 生器及定时控制逻辑等组成。 控制器功能：CPU根据PC中的地址将欲执行指令 的指令码从存储器中取出，存放在IR中，ID对 IR中的指令码进行译码，定时控制逻辑在OSC配 合下对ID译码后的信号进行分时，以产生执行 本条指令所需的全部信号。
(2) 两个三态的数据输入缓冲器。 (3) 一个多路转接开关MUX，使P0口可作通用I/O 口，或地址/数据线口。 (4) 数据输出的驱动和控制电路，由两只场效应
管（FET）组成，上面的场效应管构成上拉电路。
P0口的一个口线结构图
Vcc
读锁存器
地址/数据
控制
VCC
T1 内部总线 写锁存器
D CL
P0.X 锁存器
I/O
AB
CB
P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 ALE EA RESET PSEN
地 址 锁 存 器
DB
VSS
微型计算机中的总线通常分为： （1）地址总线（AB）：地址总线宽度为16位， 由P0口经地址锁存器提供低8位地址（A0-A7 ）； P2口直接提供高8位地址（A8 ～A15 ）。地址信号 是由CPU发出的，故地址总线是单方向的。 （2）数据总线（DB）：数据总线宽度为8位，用 于传送数据和指令，由P0口提供。 （3）控制总线（CB）：控制总线随时掌握各种 部件的状态，并根据需要向有关部件发出命令。
位线
引脚 10 11 12 13 14 15 16
第二功能 RXD（串行输入口） TXD（串行输出口） INT0（外部中断0） INT1（外部中断1） T0（定时器0计数输入） T1（定时器1计数输入） WR (外部RAM写脉冲)
表 2-2 P3 口 的 第 二 功 能 表
P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7
4．P3口的结构
增加了引脚的第二功能，每一位都可以分别定义为第二功能 P3口的字节地址为B0H，位地址为B0H～B7H。
• 输入时，分为“读锁存器”和“读引脚”两种方式。
读锁存器时，Q端信号经上方的BUF1进入内部总线； 读引脚时，先向锁存器写1，使场效应管截止，P2.x引脚上 的电平经下方的BUF2进入内部总线。
作输出口：写入脉冲加在D锁存器CP端，内部总线上的数据
写入D锁存器，并向端口引脚P0.x输出。注意：此时必须外 接上拉电阻才能有高电平输出（非双向口）。 作输入口：“读引脚”信号把下方缓冲器打开，引脚上的状 态经缓冲器读入内部总线；“读锁存器”信号打开上面的缓 冲器把锁存器Q端的状态读入内部总线。
第2章 MCS-51单片机的硬件结构
2.1 89C51的基本结构 2.2 89C51引脚及片外总线结构 2.3 89C51的存储器配置
2.4 CPU的时序及辅助电路
2.5 单片机的工作方式
2.1 51单片机的基本结构
时钟源
T0 T1
时钟电路
SFR和RAM
ROM
定时/计数器
CPU
系
统
总
线
并行端口
串行端口
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2.3 51单片机寄存器配置
FFFFH 256B FFH E0H 64KB 80H FFFFH
A SFR 堆栈区
30H 20H 位寻址区 0000H ROM 寄存器区 内RAM
00H
0000H 外RAM
一、物理空间与地址
物理上有 4个存储器 地址空间：
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2.1.4 输入/输出（I/O）端口结构
• 如图2-2所示，有4个双向并行的8位I/O口 P0～P3； • P0口为三态双向口，可驱动8个TTL电路， P1、P2、P3口为准双向口（作为输入时， 口线被拉成高电平，故称为准双向口）， 其负载能力为4个TTL电路。
1、P0口位电路结构
(1) 一个数据输出锁存器，用于数据位的锁存
8. 内部时钟电路
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2.1.3 内部结构
1．运算器
• • • • • • 8位算术逻辑运算单元ALU (Arithmetic Logic Unit)； 8位累加器ACC（Accumulator）； 8位寄存器B； 程序状态字寄存器PSW（Program Status Word）； 8位暂存寄存器TMP1和TMP2等组成。 运算器功能:完成算术运算和逻辑运算。
2．P1口的结构
端口字节地址90H，位地址90H～97H。
P1口的一位结构图
P1位电路结构及特点
1. 一个数据输出锁存器，用于输出数据位的锁存
2. 两个三态数据输入缓冲器BUF1和BUF2，分别用于锁存 器数据和引脚数据的输入缓冲
3. 数据输出驱动电路，由一个场效应管（FET）和一个
片内上拉电阻组成。 4. 5. 6. P1口只能作为通用的I/O口使用。 由于有P1口内部上拉电阻，没有高阻抗输入状态，称 为准双向口。作为输出口时，不需要外接上拉电阻。 P1口“读引脚”输入时，必须先向锁存器写1。
3．P2口的结构
P2口是一个双功能口，字节地址为A0H，位地址A0H～A7H
P2.x
P2口的一位结构图
P2口位电路结构及特点
1. 一个数据输出锁存器，用于输出数据位的锁存
2. 两个三态数据输入缓冲器BUF1和BUF2，分别用于
锁存器数据和引脚数据的输入缓冲。
3. 输出驱动电路，由FET和内部上拉电阻组成 4. 一个多路转接开关MUX，它的一个输入是锁存器 的Q端，另一个输入是内部地址的高8位。 5. 作为地址输出线时，P2口输出外存储器高8位地
PCON SCON TMOD TCON TH0 TL0 TH1 TL1 SBUF(TX/RX) IE IP
PC递增器 程序计数器PC０ 驱动器 DPTR指针
PSW
中断、串口和定时器逻辑
通道1锁存器 通道1驱动器
通道3锁存器 通道3驱动器
振荡器
XTAL1
XTAL2
P1.0～P1.7
P3.0～P3.7
图2-2 89C51片内总体结构框图
•控制线
EA/VPP： 程序存储器选择信号端和编 程电源输入端 ALE： 地址锁存允许信号端 PSEN： 外部程序存储器读选 通信号端 RST/ VPD： 复位信号/备用电源线引脚
片外总线结构
P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 VCC P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2.0 P0.7 P0.6 P0.5 P0.3 P0.2 P0.1 P0.0 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
外接晶振引脚
时钟提供方式
• XTAL1脚为片内振荡电路的输入端，XTAL2脚为片内振荡 电路的输出端。 1. 片内时钟振荡方式：需外接石英晶体(不大于12MHz)和振 荡电容，振荡电容的取值为10～30pF； 2. 外部时钟方式:将XTAL1接地，外部时钟信号从XTAL2输入
MCS-51单片机的引脚配置图
中断系统
P0 P1 P2 P3
பைடு நூலகம்
TXD RXD
INT0
INT1
图2-1 89C51单片机基本结构示意图
89C51单片机的基本组成
1. 一个8位微处理器CPU 2. 数据存储器RAM和特殊功能寄存器SFR
3. 内部程序存储器ROM
4. 两个16位定时/计数器 5. 四个8位可编程的I/O并行端口P1、P2、P3、P0 6. 一个全双工串行端口，用于数据的串行通信 7. 中断控制系统，5个中断源，2个优先级
P3口工作过程分析
2. P3口用作第二输入/输出功能 • 第二输出功能时，锁存器需置1，使“与 非门”为开启状态。输出1时，FET截止， 相应为高电平；输出0时，FET导通，P3.x
引脚输出为低电平。
• 第二输入功能时，该位的锁存器和第二输
出功能端均应置1，保证FET截止，P3.x引
脚信息由BUF3的输出获得。
P2
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2.2.1 引脚描述 • I/O口线（4个8位并口）
P0.0～P0.7 、 P1.0～P1.7 、 P2.0～P2.7 和 P3.0～P3.7 其中P3口为多功能引脚，可 自动切换用作数据总线、地 址总线、控制总线 和或I/O 接口外部引脚。
• VCC和GND：主电源引脚 • XTAL1和XTAL2
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RD (外部RAM读脉冲)
P3口工作过程分析
1. P3口用作第一功能—通用I/O口
输出时，第二输出功能端应保持高电平，“与非门”为
开启状态。 • CPU输出1时，Q=1，场效应管截止，P3.x引脚输出为1；
• CPU输出0时，Q=0，场效应管导通，P3.x引脚输出为0。
输入时，P3.x位的输出锁存器和第二输出功能均应置1， 场效应管截止，P3.x引脚信息通过输入BUF3和BUF2进入 内部总线，完成“读引脚”操作。 • 当P3口实现第一功能通用输入时，也可以执行“读锁存 器”操作，此时Q端信息经过缓冲器BUF1进入内部总线。
P0口特点
端口字节地址80H，位地址80H～87H。 • 双功能口——地址/数据复用口和通用I/O口 （1）当P0口用作地址/数据复用口时，为一个 真正的双向口，用作外扩存储器，输出低8 位地址和输出/输入8位数据。 （2）当P0口用作通用I/O口时，由于需要在片 外接上拉电阻，端口不存在高阻抗（悬浮） 状态，因此为一个准双向口。 一般情况下，如果P0口已作为地址/数据复 用口，就不能再作为通用I/O口使用。
2．控制器
• 主要由程序计数器PC、指令寄存器IR、指令译 码器ID、堆栈指针SP、数据指针DPTR、时钟发 生器及定时控制逻辑等组成。 控制器功能：CPU根据PC中的地址将欲执行指令 的指令码从存储器中取出，存放在IR中，ID对 IR中的指令码进行译码，定时控制逻辑在OSC配 合下对ID译码后的信号进行分时，以产生执行 本条指令所需的全部信号。
(2) 两个三态的数据输入缓冲器。 (3) 一个多路转接开关MUX，使P0口可作通用I/O 口，或地址/数据线口。 (4) 数据输出的驱动和控制电路，由两只场效应
管（FET）组成，上面的场效应管构成上拉电路。
P0口的一个口线结构图
Vcc
读锁存器
地址/数据
控制
VCC
T1 内部总线 写锁存器
D CL
P0.X 锁存器
I/O
AB
CB
P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 ALE EA RESET PSEN
地 址 锁 存 器
DB
VSS
微型计算机中的总线通常分为： （1）地址总线（AB）：地址总线宽度为16位， 由P0口经地址锁存器提供低8位地址（A0-A7 ）； P2口直接提供高8位地址（A8 ～A15 ）。地址信号 是由CPU发出的，故地址总线是单方向的。 （2）数据总线（DB）：数据总线宽度为8位，用 于传送数据和指令，由P0口提供。 （3）控制总线（CB）：控制总线随时掌握各种 部件的状态，并根据需要向有关部件发出命令。
位线
引脚 10 11 12 13 14 15 16
第二功能 RXD（串行输入口） TXD（串行输出口） INT0（外部中断0） INT1（外部中断1） T0（定时器0计数输入） T1（定时器1计数输入） WR (外部RAM写脉冲)
表 2-2 P3 口 的 第 二 功 能 表
P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7
4．P3口的结构
增加了引脚的第二功能，每一位都可以分别定义为第二功能 P3口的字节地址为B0H，位地址为B0H～B7H。