基于FPGA的FIR数字滤波器的设计与实现

【中图分类号】TN713
【文献标识码】A
【文章编号】1008-1151(2009)11-0048-02
（一）引言
在现代数字信号处理过程中，经常采用滤波器对信号进 行过滤、检测等处理。FIR 滤波器是有限长单位冲激响应滤波 器，在结构上是非递归型的，具有严格的线性相位和任意的 幅度特性，并且系统是稳定的。因而在线性相位要求严格的 场合，如在数据通信、图像处理、语音信号处理及自适应等 领域具有广泛的应用。
查找表 LUT h(3) h(3)+h(0) h(3)+h(1) h(3)+h(1)+h(0) h(3)+h(2) h(3)+h(2)+h(0) h(3)+h(2)+h(0) h(3)+h(2)+h(1)+h(0)
图 4 低 4 位查找表的 FIR 结构
实现查找表的部分 Verilog HDL 源程序代码如下： always @(posedge clk or negedge reset) begin //lookup table;
（1）
∑ 即： y(n) = N −1 h(i)x(n − i) i=0
（2）
从上式可以看出，FIR 滤波器的主要组成模块是乘累加单
元(MAC)，如果按照直观结构构造乘法器和系数寄存器来实现
会占用大量的逻辑资源，显然不可取。由于对称线性相位 FIR
滤波器的冲激响应系数具有对称特性，即有
h(n) = ±h(N − n −1)（N 为偶数时取正，N 为奇数时取负），
2009 年第 11 期 （总第 123 期）
大众科技 DA ZHONG KE JI
No.11，2009 (Cumulatively No.123)
基于 FPGA 的 FIR 数字滤波器的设计与实现
陈昭明
（中国航天科技集团第四研究院 401 所，陕西 西安 710025）
【摘 要】FIR 数字滤波器具有稳定性高、严格的线性相位等特点，因而在现代数字信号处理中得到广泛的应用。文章采
图 3 FIR 滤波器频率响应特性 生成的滤波器系数如下： h(0)=h(7)= 0.02642614；h(1)=h(6)= -0.12341665； h(2)=h(5)= 0.06484731；h(3)=h(4)= 0.51439919；
（四）FIR 滤波器的 FPGA 实现
由于 MATLAB 求出的滤波器系数是用浮点数表示的，而且 有正有负，而 FPGA 是采用定点数运算，因此要将浮点数转化 为定点数。把 MATLAB 求出的滤波器系数乘以 210 倍，将结果 量化为整数，并用 11 位二进制补码表示如下：
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图 2 车站监控模块与无线列调车站电台接口结构图
车站监控模块可以在车站电台正常工作时采集部分参 数，也可以在车站电台空闲时进行自检，把采集到的参数进 行自动更新、分析、存储，并把最终结果信息通过有线通道 或 PSTN 通道传输给监测总机，完成并显示、存储、查询和打 印监测结果，如果有异常情况自动发出告警提示。
（四）软件设计
监测总机的上位机管理软件主要实现信息查询功能和接 受下位机的主动告警功能，即对每个车站电台的工作运行情 况进行定时查询，其中的定时时间间隔为 30 秒，实现对各个 车站电台的巡检一遍，包括发送车站监控模块的地址，接收 数据，将运行信息记录数据库等，以供管理人员或维护人员 查询、分析和打印监测结果。整个软件系统分为：1.通信模 块；2.历史记录和存储模块；3.显示和报警模块(包括历史记 录和当前数据的显示)；4.报表和打印模块。程序结构框图如 图 3 所示。
if(!reset) table_out<=0; else begin
case(table_in) 4'b0000: table_out<=0; 4'b0001: table_out<=h_0; 4'b0010: table_out<=h_1; 4'b0011: table_out<=h_0+h_1; ………… 4'b1111: table_out<=h_3+h_2+h_1+h_0;
采用 FDATool 工具来设计滤波器，使设计过程更加简洁、 精确。本文以一个低通滤波器为例进行说明。滤波器的性能 指标为：8 阶低通 FIR 滤波器，输入数据位宽 8bit，系数数 据位宽 8bit，窗函数采用 kaiser 窗，采样频率 Fs=6MHz，截 止频率 Fc=1.8 MHz。设计结果如图 3 所示。
表 1 查找表 LUT
低4位 0000 0001 0010 0011 0100 0101 0110 0111
查找表 LUT 0 h(0) h(1) h(0)+h(1) h(2) h(2)+h(0) h(2)+h(1) h(2)+h(1)+h(0)
低4位 1000 1001 1010 1011 1100 1101 1110 1111
用分布式算法，给出了利用现场可编程门阵列器件(FPGA)并采用窗函数的方法来实现 FIR 滤波器的设计。整个程序采用 Verilog
HDL 语言编写，并在 ISE Foundation 环境下进行了仿真，结果表明该方法的可行性。
【关键词】FPGA；FIR 滤波器；Verilog HDL；分布式算法；窗函数
2.分布式算法
N −1
h 一个线性时不变系统的输出为：y
(n)
=<
h,
x
>=
∑
i=0
hi
xi
，假设
i
为已知常数， xi 为 w 位二中假设变量 xi 的表达式为：
w−2
∑ xi = −2w−1 xi,w−1 + xi, j 2 j j=0
（4）
其中， xi,w−1 表示 xi 的第 w-1 位， xi 表示 x 的第 i 次采
default: table_out<=0; endcase end end 在设计中，FPGA 选用的是 Xilinx 公司的 Virtex-Ⅱpro 系列 XC2VP30 器件，使用的软件是 Xilinx 公司的 ISE10.1， 综合工具为 ISE Foundation 自带的 XST。采用 Verilog HDL 语言对 FIR 滤波器进行行为描述编程。实现 FIR 滤波器的顶 层原理图及其时序仿真波形分别如图 5 和图 6 所示。其中 clk 为系统时钟，reset 为复位信号，低电平有效，data_in 为输 入数据，fir_out 为滤波器的输出结果。该滤波器既可以单独 使用，也可以作为子模块调用，多个该模块可以组成 16 阶、 32 阶、64 阶等高阶滤波器，在工程实践中可以灵活处理。
（二）FIR 滤波器的基本原理
1.FIR 滤波器结构 假 设 FIR 滤 波 器 的 输 入 信 号 为 x(n) ， 冲 激 响 应 为 h(0), h(1), h(2),..., h(N −1) ，即滤波器系数，则滤波器的输出为： y(n) =h(0)x(n)+h(1)x(n−1)+h(2)x(n−2)+L+h(N −1)x[n−(N −1)]
h(0)=h(7)= 00000011011；h(1)=h(6)= 11110000010； h(2)=h(5)= 00001000010；h(3)=h(4)= 01000001110；
其中，最高位为符号位，0 表示正数，1 表示负数。需要 注意的是最终输出结果应除以 210，即将输出右移 10 位。在对 滤波器的系数由浮点数转化为定点数时进行尾数舍入，以及 在对输出结果进行截尾操作时会产生一定的误差，这都是由 有限精度算法造成的，而误差的减小可以通过系统优化的方 法来实现。
+ 20 (h0 x0,0 + h1x1,0 + L + hN −1xN −1,0 )
（6）
+ 21(h0 x0,1 + h1x1,1 + L + hN −1xN ) −1,1 + L
+ 2w−2 (h0 x0,w−2 + h1x1,w−2 + L + hN −1xN −1,w−2 ) 从（6）式可知该方法与传统算法实现乘累加运算的区别 在于执行部分积运算的先后顺序不同。传统算法是在所有乘 积已经生成之后再相加完成乘加运算，而 DA 算法是采用查找 表（LUT）实现输入向量的映射，经过查找表直接输出部分积，
由于 8 阶的线性相位 FIR 滤波器系数的对称特性，只有 4 个独立的滤波器系数，因此只需一个 4 输入查找表来实现 DA 算法。对于输入数据是 8bit，可以分为高 4 位和低 4 位来查 表。以低 4 位为例，其查找表如表 1 所示。采用查找表的 FIR 滤波器结构如图 4 所示。采用查找表来实现的 FIR 滤波器本 质上是用滤波器的系数 h(n)做运算，输入的 8 位采样值只是 作为查找表的地址而并没有参与运算。查找表的输出值与位 权 2N 相乘，在程序中是通过移位操作来实现的。
Matlab 是由美国的 MathWorks 公司推出的一套高性能数 字计算和可视化软件。它起源于矩阵运算，并已经发展成一 种高度集成的计算机语言，集数值分析、矩阵运算、信号处 理和图形显示于一体，构成一个方便友好的用户环境界面。 Matlab 内部集成了信号处理、自动控制、计算机仿真等种类 繁多的工具箱，还提供了允许用户自定义功能的 m 文件，便 捷的实现与其他程序和语言接口的功能，从而大大扩展了它 的适用范围。
现场可编程门阵列 FPGA 具有密度大、功耗低、速度快、 可靠性高、设计方法灵活等优势，能够反复编程、反复探测， 可以很好的满足通用性和实时性的要求，是实现 FIR 数字滤 波器的有效手段。
本文采用 Matlab 下的 FDATool 滤波器设计工具进行预设 计，得到滤波器的系数，然后利用 FPGA 进行 FIR 滤波器的设 计与实现。