Cadence原理图库和PCB库的设计与流程PPT精选文档
CADENCE原理图与PCB设计说明
CADENCE原理图与PCB设计说明内部资料请勿外传CADENCE原理图与PCB设计说明(第1版)⽬录⽬录序⾔ (1)第⼀章系统简介 (2)1.1 系统组成 (2)1.1.1 库 (2)1.1.2 原理图输⼊ (2)1.1.3 设计转换和修改管理 (2)1.1.4 物理设计与加⼯数据的⽣成 (3)1.1.5 ⾼速PCB规划设计环境 (3)1.2 Cadence设计流程 (3)第⼆章Cadence安装 (4)2.1安装步骤 (4)2.2 LICENSE设置 (7)2.3 库映射 (7)2.4 修改cds.lib⽂件,设置原理图库: (8)2.5 编辑ENV⽂件,设置PCB库: (9)第三章CADENCE库管理 (11)3.1 中兴EDA库管理系统 (11)3.2 CADENCE库结构 (13)3.2.1 原理图(Concept HDL)库结构: (13)3.2.2 PCB库结构: (13)第四章项⽬管理器 (15)4.1 项⽬管理的概念 (15)4.2 创建或打开⼀个项⽬ (15)4.3 原理图库的添加: (16)4.4 填写设计(Design)名称 (17)4.5 增加新的Design(设计) (18)- I -CADENCE原理图与PCB设计说明4.6 项⽬的⽬录结构 (18)第五章原理图设计 (20)5.1 图纸版⾯设置 (20)5.1.1 图纸统⼀格式设置 (20)5.1.2 栅格设置 (22)5.2Concept-HDL的启动 (23)5.3添加元件 (24)5.3.1 逻辑⽅式添加器件 (24)5.3.2 物理⽅式添加器件 (25)5.4画线 (26)5.4.1 Draw⽅式 (26)5.4.2 Route⽅式 (27)5.5 添加信号名 (27)5.6 画总线 (28)5.7 信号名命名规则 (29)5.8 元件位号 (31)5.8.1 元件位号⼿⼯标注 (31)5.8.2 元件位号的⾃动标注 (32)5.8.3 元件位号的⾃动排序 (33)5.9 Cadence属性 (34)5.10 组操作 (36)5.10.1 组定义: (36)5.10.2 组命名 (36)5.10.3 组操作 (37)5.11 常⽤命令 (38)5.11.1 常⽤的快捷键 (38)5.11.2 检查连接关系 (39)5.11.3 点画命令 (39)5.11.4 查找元件和⽹络 (39)5.11.5 两个不同⽹络名的⽹络连接的⽅法 (40)5.11.6 错误检查 (40)5.11.7 检查Cadence原理图单个⽹络名 (40)- II -⽬录5.11.8 对隐藏了电源和地腿的器件定义电源和地信号 (41)5.12 增加新的原理图页 (41)5.13 原理图多页⾯操作 (42)5.14 信号的页区位置交叉标注(Cross Reference) (42)5.14.1 信号的页区位置交叉标注(Cross Reference)的作⽤ (42) 5.14.2 交叉标注需注意的⼏点: (43)5.14.3 信号的交叉标注(Cross Refrence)的⽅法 (43)5.14.4 层次设计中出模块信号的交叉标注 (43)5.14.5 出页信号的交叉标注的要求 (44)5.15 在不同的project下实现原理图拷贝 (44)5.16 打印图纸 (47)5.17 ⾃动⽣成料单 (48)5.18 原理图归档 (50)5.19 原理图评审 (51)第六章从原理图到PCB (52)6.1从原理图到PCB的实现 (52)6.1 .1 原理图到PCB的转换过程: (52)第七章PCB设计 (55)7.1 导⼊数据 (55)7.2 Allegro⽤户界⾯ (55)7.2.1 控制⾯板的作⽤ (56)7.2.2 ⼯具栏的显⽰ (57)7.3 Layout准备 (58)7.3.1 创建PCB图的物理外形 (58)7.3.1.2 在Allegro界⾯下创建板外框: (61) 7.3.2 设置板图尺⼨参数 (62)7.3.3 设置版图的栅格值: (63)7.3.4 设置板图选项 (63)7.3.5 设置PCB板的叠层 (64)7.3.6 设置约束条件 (65)7.3.6.1 设置板的缺省间距: (65)- III -CADENCE原理图与PCB设计说明7.3.6.2 设置扩展的距离规则 (66)7.3.6.3 设置扩展的物理规则 (69)7.3.6.4 编辑属性 (69)7.3.7 可视性和颜⾊设置 (70)7.4 PCB布局 (70)7.5 PCB布线: (73)7.6 添加过孔和替换过孔 (74)7.6.1 添加过孔 (74)7.6.2 替换过孔 (75)7.7 优化⾛线 (76)7.8 覆铜处理 (77)7.8.1 阴版覆铜 (77)7.8.2 阳版覆铜 (78)7.9 分割电源平⾯ (80)7.10 位号标注 (83)7.11 加测试点 (83)7.12 DRC检查 (83)7.13 ⽣成报告⽂件 (84)7.14 V ALOR检查 (85)7.15 ⽣成光绘⽂件和钻孔⽂件 (85)7.15.1 ⽣成光圈⽂件(art-aper.txt),即D码表 (85)7.15.2 ⽣成钻孔⽂件 (86)7.15.3 ⽣成光绘⽂件 (86)7.15.3.1 在Artwork中加⼊所需的层 (86)7.15.3.2 ⽣成光绘⽂件 (90)7.16 PCB评审 (93)第⼋章公司的PCB设计规范 (94)- IV -序⾔序⾔Cadence软件是我们公司统⼀使⽤的原理图设计、PCB设计、⾼速仿真的EDA⼯具。
集成库、原理图库、PCB库设计
(2)Aliases区域。 该区域显示在Components区域中所选择的元件的别名。 单击Add按钮,可为Components区域中所选中的元件添加一 个新的别名。 单击Delete按钮,可以删除在Aliases区域中所选择的 别名。单击Edit按钮,可以编辑Aliases区域中所选择的别 名。 (3)Pins信息框。 Pins信息框显示在Component区域中所选择元件的引脚信 息,包括引脚的序号、引脚名称和引脚类型等相关信息。 单击Add按钮,可以为元件添加引脚。单击Delete按钮, 可以删除在Pins区域中所选择的引脚。 (4)Model信息框。 设计者可以在Model信息框中为Components区域中所选 择元件添加PCB封装(PCB Footprint)模型、仿真模型和信号 完整性分析模型等。具体设置方法将在4.6节介绍。
图4-6 放置引脚前设置其属性
(3)在Pin Properties对话框中,Display Name 文本框输人引脚的名字:P3.0(RXD),在 Designator文本框中输人唯一(不重复)的引脚 编号:2,此外,如果设计者想在放置元件时,引 脚名和标识符可见,则需选中Visible复选框。 (4)在Electrical Type栏,从下拉列表中设置 引脚的电气类型。该参数可用于在原理图设计图 纸中编译项目或分析原理图文档时检查电气连接 是否错误。在本例AT89C2051单片机中,大部分引 脚的Electrical Type设置成Passive,如果是VCC 或GND引脚的Electrical Type设置成Power。
新建一个集成库文件包和空白原理图库步骤如下:
l.执行 File → New → Project → Integrated Library命令,Projects面板将显示新建的库文件包,默 认名为Integrated_Libraryl.LibPkg。 2.在Projects面板上右击库文件包名,在弹出菜单上单 击Save Project As命令,在弹出的对话框中使用浏览功 能选定适当的路径,然后输人名称New Integrated_ Library1.LibPkg,单击Save按钮。注意如果不输人后缀 名的话,系统会自动添加默认名。 3.添加空白原理图库文件。执行File → New → Library → Schematic Library命令,Projects面板将显 示新建的原理图库文件,默认名为Schlibl.SchLib。自动 进入电路图新元件的编辑界面,如图4-1所示。
cadence入门教程PPT课件
IC设计基础
• 集成电路制造过程示意图:
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IC设计基础
• 集成电路设计域主要包括三个方面: 行为设计(集成电路的功能设计) 结构设计(逻辑和电路设计) 物理设计(光刻掩模版的几何特性和物 理特性的具体实现)
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IC设计基础
• 集成电路设计层次主要包括五个层次:
(1)系统级 (2)算法级 (3)寄存器传输级(RTL级) (4)逻辑级 (5)电路级
物理工具主要实现物理布局布线。 逻辑工具基于网表、布尔逻辑、传输时序等概念。 该两部分由不同工具承担,利用标准化的网表文件进行数据交换。
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EDA概述
• EDA应用于三方面: 印制电路板的设计(PCB) 可编程数字系统设计(CPLD、 FPGA、SOPC) IC设计(ASIC, Soc)
EDA概述
• Synopsys公司简介:
是为全球集成电路设计提供电子设计自动化 (EDA)软件工具的主导企业。为全球电子市场提供技 术先进的IC设计与验证平台,致力于复杂的芯片上系 统(SoCs)的开发。总部设在美国加利福尼亚州 Mountain View,有超过60家分公司分布在北美、 欧洲、日本与亚洲。
合设计,嵌入式系统设计,软硬件系统协同设计,系统芯片设计,可编程逻辑器件和可编程系统芯片设计, 专用集成电路设计等
第13页/共163页
EDA概述 • 高级硬件描述语言的完善和IP(Intellectual Property)芯核被广泛使
用,使得电子系统和设计方式发生了根本性的转变。 • IP是集成电路知识产权模块的简称,定义为:经过预先设计、预先验证,
EDA概述
3、全定制IC设计工具
Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva
件原理图库、PCB元件封装库和集成元件库.ppt
第8章 元件原理图库、PCB元件封装库和集成元件库 《 Protel DXP 2004 原 理 图 与 PCB 设 计 实 用 教 程 》
元件列表区域
别名列表区域
引脚列表区域
模型列表区域
图8-5 【Sch Library】工作面板
第8章 元件原理图库、PCB元件封装库和集成元件库 《 Protel DXP 2004 原 理 图 与 PCB 设 计 实 用 教 程 》
第8章 元件原理图库、PCB元件封装库和集成元件库 《 Protel DXP 2004 原 理 图 与 PCB 设 计 实 用 教 程 》
第 8章
元件原理图库、PCB元件封装库 和集成元件库
8.1 元件原理图库
8.2 元件原理图库的基本操作
8.3 元件原理图库操作的高级技巧 8.4 PCB元件封装库 8.5 绘制元件封装 8.6 PCB元件封装库操作的高级技巧
(3) Grid区域 【Snap】选项中的数值可改变放置组件每次移动的 距离; 【Viaible】选项中的数值表示网格显示精度。
第8章 元件原理图库、PCB元件封装库和集成元件库 《 Protel DXP 2004 原 理 图 与 PCB 设 计 实 用 教 程 》 图8-8 单位选项
【Units】选项卡:
在Protel DXP设计系统中,【Sch Library】工作面板
中包括四个区域:元件列表区域、别名列表区域、引脚 列表区域和模型列表区域。 [1] 元件列表区域。元件列表区域的功能是用来管理当前 打开的元件原理图库中的所有元件,它包括一个元件列 表和四个功能按钮。 • 元件列表:用来列出当前打开的元件原理图库文件中的 所有元件信息。
在制作原理图元件之前,首先需要创建一个新的 元件原理图库文件,在新建的元件原理图库中就已经 自动生成一个新的元件“COMPONENT_1”,制作新 的原理图元件的操作原理图库、PCB元件封装库和集成元件库 《 Protel DXP 2004 原 理 图 与 PCB 设 计 实 用 教 程 》
Cadence绘制PCB流程
Cadence绘制PCB流程使用软件版本号:Cadence 16.6一、SCH原理图设计1.1原理图设计1.2标注、DRC电气规则检测1.3网络表netlist生成 (设置元件封装)二、PCB绘制2.1零件库开发零件库开发包括:1、创建焊盘 2、创建零件封装2.1.1 pad结构和零件文件类型在Allegro系统中,建立一个零件(Symbol)之前,必须先建立零件的管脚(Pin)。
元件封装大体上分两种,表贴和直插。
针对不同的封装,需要制作不同的Padstack。
首先介绍Pad焊盘的结构,详见下图:pad焊盘结构1. Regular Pad,规则焊盘。
● Circle 圆型● Square 正方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● Shape形状(可以是任意形状)。
2. Thermal relief,热风焊盘。
● Null(没有)● Circle 圆型● Square 方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● flash形状(可以是任意形状)。
3. Anti pad,隔离PAD。
起一个绝缘的作用,使焊盘和该层铜之间形成一个电气隔离,同时在电路板中证明一下焊盘所占的电气空间。
● Null(没有)● Circle 圆型● Square 方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● Shape形状(可以是任意形状)。
4. SOLDERMASK:阻焊层,作用:为了避免相邻铜箔导线短路和减缓铜箔氧化,在PCB板覆盖绿油解决问题。
如果将绿油覆盖待焊盘上,则焊盘无法焊接。
所以提出阻焊层概念,即在覆盖绿油位置 为焊盘开个窗口,使绿油不覆盖窗口(该窗口的大小必须大于焊盘尺寸)。
可以理解成去阻焊层(即使用模具上绿油时,将焊盘位置遮挡,其他位置上绿油)(1)负片时,Allegro使用Thermal Relief和Anti-Pad;(VCC和GND层)(2)正片时,Allegro使用Regular Pad。
Cadence原理图库和PCB库的设计与流程 ppt课件
主要内容:
1.Capture 原理图符号库 ➢ Capture原理图库的组成。 ➢ Capture原理图库建库方法。 ➢ Capture原理图库调用方法。
2.Allegro PCB封装库 ➢ Allegro 封装库与PROTEL PCB封装库的比较。 ➢ Allegro 封装库的组成。 ➢ Allegro 封装库的建库方法。 ➢ Allegro 封装库路径设置及调用方法。 ➢ 举例一些常见 PCB封装的制作。
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➢直接新建元件
① 新建元件
有几个part的元件符号是否相同
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Alias Names
元件别名: 对于新建元件,我们可以赋予它多个别名,新建的元件及其别名均出现在库文件中,
它们除了名称(对应于电路图中元件的part value值)不同外,其它方面均相同。
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Attach Implementation
➢ No.of Sections:表示该元件可以分割多少个Part。 ➢ Part Ref Prefix:元件名称前缀以。 ➢ Part Number:表示该元件每个Part是以数字(Number)还是字母(alphabetic)区分。 ➢ Number:管脚编号。 ➢ Name:元件管脚名。 ➢ Type:管脚类型,有3-Stae、Bidirectional、Input、Open collector、Open Emitter、
模型描述,供P spice仿真调用。 PSpice Stimulus:附加一个P spice激励信号描述文
件。 Verilog:附加一个Verilog文件。
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➢直接新建元件
Cadence新手简明教程精品PPT课件
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需要填这两项
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里面不需要 snap to grid
边框和引脚必须 snap to grid, 保证电气属性
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如果需要更改原理图页大小,可以在工程文 件目录中选择相应的原理图页,右键选择 schematic page property
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按p调出右侧的 place part窗口 从中选取需要的 元件,双击或 enter或点击面板 上的放置按钮摆 放该元件,可放 任意多个,放完 按ESC退出。
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元器件的坐标 报告复合封装中没有使 用的元件
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勾选了inter tool communication之后,在PCB 布局模式下,选中原理图页的一个元件, PCB中对应的封装就会高亮,并且可以移动
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Allegro是Cadence公司推出的先进 PCB 设计 布线工具。 Allegro 提供了良好且交互的工 作接口和强大完善的功能,和它前端产品 Capture的结合,为当前高速、高密度、多 层的复杂 PCB 设计布线提供了最完美解决方 案。
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制作pad 布线 检查、修改
制作symbol 设置规则 铺铜
导入网表 开摆件
删除孤岛 后处理
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不要忘记这里
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单层模式
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菜单栏
工具栏
命令窗口
状态栏
标题栏 控制面板 整体视图
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F3(开始走线) F4(显示属性) F6(完成) F8(oops,取消上一步操作) F9(cancel,取消本次命令) SF3(推挤走线)SF6(移动)SF4(测距) Ctrl+F5(color选项卡)ctrl+d(删除) 滚轮上下(或F11、F12)放大缩小
Cadence软件使用教程 ppt课件
Allegro PCB Router 自动布线工具,对于有复杂设计规则的高密度电路板处理能力很强, 可以在Allegro PCB Editor中用自动布线命令调出来。这个布线工 具名气很大,对于简单的电路板,布线很美观,布通率很高。
Cadence软件使用教程
Cadence软件使用教程
1、利用OrCAD Capture CIS进行原理图设计 2、利用Cadence PCB Editor进行PCB布局布线 3、光绘文件(Artwork)制作,如何生成Gerber文件
Cadence软件使用教程
Cadence软件使用教程
1、系统的原理图工程文件 2、系统的PCB图工程文件 3、原件库、封装库文件 4、板上芯片的datasheet 5、给PCB厂商的Gerber文件(Artwork) 6、DSP6713程序的C语言源代码
Padstack Designer 创建及修改焊盘padstacks Allegro在创建零件封装时,焊盘需要单独设计,必须使用这个工具先创建焊盘。 DB Doctor 用于检查设计数据中的错误,在设计的每一个阶段执行,可以部分修复数据错误。 在生成光绘文件前必须进行DBDoctor检查。
Cadence软件使用教程
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PCB设计流程PPT精选文档
规则设置-- RoutingVias
过孔大小设置 双面1.6MM的板,
过孔大小要求设置 为0.4MM、 0.7MM以上 可以单独设置各个 网络的过孔
•20
规则设置-- PolygonConnect
覆铜连接方式设置 连接的方式、连接的宽度(部分线路考虑大电流等) 过孔、焊盘、不同类型的焊盘等可以分别设置
• 考虑PCB散热等工艺要求大多数 资料建议采用网格填充,采用网 格式要注意网格缝隙的大小
• 设置时注意选取覆铜网络、连接 类型、浮铜处理等选项
• 网格覆铜有时会因为算法问题有 缺陷。
•24
第四章 Design Rule Check ➢ 一、Design Rule Check ➢ 二、PCB Check List
必须已保存 3、执行菜单命令Design
inport Changes 4、弹出对话框选择Execute
Changes 5、如果有错误可勾选Only
Show Errors选项,查看错 误信息(一般为封装或连接 问题) 6、可去掉Add Rooms 选项 7、点击关闭退出
•14
二、基本布局
• 基本布局(保证功能的实现前提) ✓ 按照原理图把器件按照实现功能(各个功能模块)分类; ✓ 从整个系统的角度,分析各个模块信号的性质,确定其在整个系统中
目录
• 第一章、 创建PCB工程 • 第二章、 PCB设计基本设置 • 第三章、 PCB设计 • 第四章、 Design Rule Check • 第五章、 文件输出 • 第六章、 其它
•1
第一章创建PCB工程
➢ 一、创建PCB工程 ➢ 二、文件命名保存
•2
一、创建PCB工程
1、执行菜单命令 File>New>Project>P cb Project创建PCb工 程文档。
Cadence原理图库和PCB库的设计与流程
件。 Verilog:附加一个Verilog文件。
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直接新建元件
② 绘制元件符号
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直接新建元件
③ 给元件添加管脚 ⑴ 添加单个管脚
Name: 管脚的名称 Number:管脚编号 Shape: 管脚形状 Type: 管脚类形 With:分一般信号管脚(Scalar)和
含义 表示该管脚输入为时钟信号。 表示“非”,输入信号取反。 表示对输入时钟求非,即反向时钟输入。 一般管脚引线,其长度为3个格点间距。 短管脚引线,其长度为1个格点间距。 表示零长度的管脚引线,一般用于表示“电源”和 “地”。
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直接新建元件
③ 给元件添加管脚
管脚类型 类型
3-State Bidirectional
Output、Passive、Power八项可选。 Shape:管脚形状,有Clock、Dot、Dot-Clock、Line、Short、Zero Length六项可选。 PinGroup:管脚分组。 Position:管脚在元件外框的位置,有Top、Bottom、Left、Right四项可选。 Add Pin:当表格显示管脚数目不够时,单击该按钮弹出对话框输入数字添加管脚。 Delete Pin 删除管脚,一次只能删除一行。
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封装库的建库方法
通过向导来创建: ⒐ 概括了下前面的设置。 ⒑ 设置完成后生成如下图元件符号。(注:向导不能添加中间的接
地大焊盘,需手工添加,完成最终的元件如右图)。
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封装库的建库方法
通过向导来创建: ⒒ 生成PSM文件,和Device文件。
Cadence从原理图到PCB
Cadence从原理图到PCB的流程图:一.原理图1.建立工程2.绘制原理图3. 生成网络表(Net List):在画板的时候需要导入网络表,在这之前可以为元件自动编号,在工程管理界面下选中.dsn文件,然后选Tools—Annotate;再进行DRC检测。
DRC之后可以尝试去生成网络表了,在工程管理界面下,选Tools--Create Netlist,二.PCB1. 打开PCB Editor,在弹出的对话框中选择Allegro PCB Design GXL(legacy),然后点击Ok进入PCB编辑器。
接下来就是利用向导建立电路板了,包括确定板子的大小、层数、形状等等参数。
File-new 在弹出的对话框中的Drawing Type选择Board(wizard),然后确定文件名,Browse存盘路径等,最后点Ok进入向导。
注意:板子的路径应该和前面生成网表的路径保持一致。
2.导入网络表接上一个步骤,将网络表导入到刚建好的PCB中。
在此之前还有一个很重要的工作要做,就是指定PCB封装的路径。
点击Setup--User Preferences,在弹出对话框中的Categories中选中Design_paths,分别为padpath和psmpath指定路径,即将PCB元件封装路径添加到padpath和psmpath中,以告知Allegro从指定的路径寻找封装。
元件的PCB封装需要自己做或是直接用别人做好的,封装准备好后往PCB 中导入网络表,点击File--Import--Logic,在Import directory中指定在原理图部分生成的网络表文件路径,其他设置使用默认值即可,点击Import Cadence即可导入网络表。
3.叠层设计,规则设定,布局布线暂时简单描述下元件的放置,布局,布线,具体的叠层设计,设计规则等后面再详细补充3.1 元件放置成功导入网络表之后,放置元件。
点击菜单Place--Quickplace,在弹出的对话框中使用默认设置,点击Place按钮即可完成元件的放置。
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系统组织结构
❖ Terms and Definitions
库(library):特定工艺相关的单元集合 单元(cell):构成系统或芯片模块的设计对象 视图(view):单元的一种预定义类型的表示 CIW:命令解释窗口 属性(attributes):预定义的名称-值对的集合 搜索路径(search path):指向当前工作目录和
250
180 150 130 100 70
50
1.8~2.5 1.5~1.8 1.2~1.5 1.2~1.5 0.9~1.2 0.6~0.9 0.5-0.6
750 1200 1400 1600 2000 2500 3000
300
500 600 700 900 1200 1500
280
400 450 560 790 1120 1580
系统启动
5 工艺文件(technology file)
技术文件包含了设计必需的很多信息,对设计,尤其是版 图设计很重要。它包含层的定义,符号化器件定义,几何 、物理、电学设计规则,以及一些针对特定 Cadence 工具 的规则定义,如自动布局布线的规则,版图转换成 GDSII 时所使用层号的定义。
物理组织
目录 子目录 子目录
逻辑组织
库 单元 视图
系统组织结构
系统组织结构
❖ DDMS(Design Data Management System)
Library.lib
逻辑名称
{cell_1 layout 3.0}
DDMS
物理路径
Path/lib/cell_1/layout_3.0
❖ Example
6 显示文件(display.drf)
❖ 系统启动 1 前端启动命令
CADENCE从原理图到PCB步骤 精
CADENCE从原理图到PCB步骤一.原理图1.建立工程与其他绘图软件一样,OrCAD以Project来管理各种设计文件。
点击开始菜单,然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS,在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture,点击Ok进入Capture CIS。
接下来是File--New--Project,在弹出的对话框中填入工程名、路径等等,点击Ok进入设计界面。
2.绘制原理图新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1,右侧有工具栏,用于放置元件、画线和添加网络等等,用法和Protel类似。
点击上侧工具栏的Project manager(文件夹树图标)进入工程管理界面,在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。
1)修改原理图纸张大小:双击SCHEMATIC1文件夹,右键点击PAGE1,选择Schematic1 Page Properties,在Page Size 中可以选择单位、大小等;2)添加原理图库:File--New--Library,可以看到在Library文件夹中多了一个library1.olb的原理图库文件,右键单击该文件,选择Save,改名存盘;3)添加新元件:常用的元件用自带的(比如说电阻、电容的),很多时候都要自己做元件,或者用别人做好的元件。
右键单击刚才新建的olb库文件,选New Part,或是New Part From Spreadsheet,后者以表格的方式建立新元件,对于画管脚特多的芯片元件非常合适,可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可(pdf格式的Datasheet按住Alt键可以按列选择),可以批量添加管脚,方便快捷。
4)生成网络表(Net List):在画板的时候需要导入网络表,在这之前原理图应该差不多完工了,剩下的工作就是查缺补漏。
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- 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。
➢Capture 原理图符号库的组成
元件名:30BQ040。 元件编号的关键字:D。 元件管脚:图中红色线条。 元件符号:图中蓝色符号。
注: 如果元件没有指定Value值,则软件会把元件名设为 默认的Value值。 如果元件有多个part,则每个part的编号以指定的方式表示,如U?-1,表示第一个part的编号。
注:设置管脚名时,若引线名称带有横线(例如RESET),则设置时应在每个字 母后面加“\”,如:“R\E\S\E\T”。
.11
➢直接新建元件
③ 给元件添加管脚 ⑵ 同时添加多个管脚引线:“Place” “Pin Array”
第一个管脚名 第一个管编号 共同绘制几根引线 递进步长 Pin 间距
第一个管脚名 第一个管脚名 PIN显示OR关闭
.12
➢直接新建元件
给元件添加管脚和外形,如下图,完成了第一个part的设计,其它part继续 前面步骤,并加下文字描述,最终完与这个元件的建立。
.13
➢用电子表格新建元件
使用“New Part”选项不适合创建包含大量数目管脚的元件,对于 管脚数目较多的元件,手动添加管脚和设置属性不仅费时且效率低。因此 针对管脚数目较多的元件的,我们采用电子表格来新建元件。 ⑴ 选择元件库,单击右键 从弹出的菜单中选择“New Part From Spreadsheet” 或者选择主菜单的中“Design” “New Part From Spreadsheet”。
Output、Passive、Power八项可选。 ➢ Shape:管脚形状,有Clock、Dot、Dot-Clock、Line、Short、Zero Length六项可选。 ➢ PinGroup:管脚分组。 ➢ Position:管脚在元件外框的位置,有Top、Bottom、Left、Right四项可选。 ➢ Add Pin:当表格显示管脚数目不够时,单击该按钮弹出对话框输入数字添加管脚。 ➢ Delete Pin 删除管脚,一次只能删除一行。
U?-2表示第二个part的编号。
.3
➢Capture原理图库建库方法。
直新建元件
① 新建元件(选择New Part ) 。 ② 绘制元件符号。 ③ 给元件添加管脚。 ④ 绘制元件外形。 ⑤ 添加文本。 ⑥ 保存元件。
用电子表格新建元件
① 新建元件(选择New Part From Spreadsheet)。 ② 填写管脚信息。 ③ 绘制元件符号。 ④ 绘制元件外形。 ⑤ 添加文本。 ⑥ 保存元件。
Implementation参数: 为了表示元件的功能特点,有时候还需给新建的元件符号附加Implementation 参数。
None:不附加任何的Implementation参数。 Schematic View:附加的一个电路图。 VHDL:附加一个VHDL文件。 EDIF:附加一个EDIF格式网络表文件。 Project:附加一个可编程逻辑设计项目。 P Spice Model:附加一个描述该元件特性参数的
含义 表示该管脚输入为时钟信号。 表示“非”,输入信号取反。 表示对输入时钟求非,即反向时钟输入。 一般管脚引线,其长度为3个格点间距。 短管脚引线,其长度为1个格点间距。 表示零长度的管脚引线,一般用于表示“电源”和 “地”。
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➢直接新建元件
③ 给元件添加管脚
管脚类型 类型
3-State Bidirectional
Input Open Collector Open Emitter
Output Passive Power
含义 三态管脚,可能为高电平、低电平和高阻3种状态。 双向信号管脚,既可作输入又可作输出。 输入管脚。 开集电极输出管脚。 开发射极输出管脚。 输出管脚。 无源器件管脚,如电阻管脚等。 电源和地管脚。
总线管脚(Bus),如果选择总Bus, 则总线可以直接与管脚连接。 Pin Visible:只有当Pin类型设为 Power时,才能选中该复选框。 User Properties:用于修改设置的参 数或者新增加与该管脚有关的参数。
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➢直接新建元件
③ 给元件添加管脚
管脚形状
形状 Clock Dot Dot-Clock Line Short Zero Length
模型描述,供P spice仿真调用。 PSpice Stimulus:附加一个P spice激励信号描述文
件。 Verilog:附加一个Verilog文件。
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➢直接新建元件
② 绘制元件符号
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➢直接新建元件
③ 给元件添加管脚 ⑴ 添加单个管脚
Name: 管脚的名称 Number:管脚编号 Shape: 管脚形状 Type: 管脚类形 With:分一般信号管脚(Scalar)和
Capture原理图库与 Allegro PCB封装库 设计方法与流程
主要内容:
1.Capture 原理图符号库 ➢ Capture原理图库的组成。 ➢ Capture原理图库建库方法。 ➢ Capture原理图库调用方法。
2.Allegro PCB封装库 ➢ Allegro 封装库与PROTEL PCB封装库的比较。 ➢ Allegro 封装库的组成。 ➢ Allegro 封装库的建库方法。 ➢ Allegro 封装库路径设置及调用方法。 ➢ 举例一些常见 PCB封装的制作。
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➢用电子表格新建元件
⑵ 打开“New Part From spreadsheet”对话框,如图所示:
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➢用电子表格新建元件
“New Part From spreadsheet”对话框中的一些设置:
➢ Part Name:元件名,将该元件放入电路中时,该名称也是元件的Part Value的默认值。
➢ No.of Sections:表示该元件可以分割多少个Part。 ➢ Part Ref Prefix:元件名称前缀以。 ➢ Part Number:表示该元件每个Part是以数字(Number)还是字母(alphabetic)区分。 ➢ Number:管脚编号。 ➢ Name:元件管脚名。 ➢ Type:管脚类型,有3-Stae、Bidirectional、Input、Open collector、Open Emitter、
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➢直接新建元件
① 新建元件
有几个part的元件符号是否相同
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Alias Names
元件别名: 对于新建元件,我们可以赋予它多个别名,新建的元件及其别名均出现在库文件中,
它们除了名称(对应于电路图中元件的part value值)不同外,其它方面均相同。
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Attach Implementation