EDA实验报告 -状态机
EDA实训报告总结
实训心得短暂的一周实训已经过去了,对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解,而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会.一周的实训已经过去了,我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对quartus ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了vhdl语言的基本设计思路和方法,我想这些会对我今后的学习起到很大的助推作用。
此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。
最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师在一周实训以来的不断指导和同学的热情帮助。
总的来说，这次实训我收获很大.同时,感谢大专两年来所有的老师,是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理.这次eda实训让我感觉收获颇多,在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ｅｄａ设计三种波形的整个过程和思路,更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序,根据错误的地方去修改程序.本文基于verilog hdl的乒乓球游戏机设计，利用verilog hdl语言编写程序实现其波形数据功能在分析了cpld技术的基础上，利用cpld开发工具对电路进行了设计和仿真，从分离器件到系统的分布，每一步都经过严格的波形仿真,以确保功能正常。
从整体上看来，实训课题的内容实现的功能都能实现,但也存在着不足和需要进一步改进的地方，为我今后的学习和工作奠下了坚实的基础。
通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、cpld元件的应用，受益匪浅，非常感谢瓮老师这一学期来的指导与教诲,感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中,重来没有耽搁过,我们遇到问题问他,他重来都是很有耐心，不管问的学生有多少,他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。
《EDA技术》实验报告
《EDA技术》课程实验报告姓名：学号：班级：同组者：指导教师：信息科学与工程学院2013-2014学年第二学期《EDA技术》课程实验报告学生姓名：所在班级：电信1101班指导教师：老师记分及评价：一、实验名称实验1-3：简单数字电子钟的设计（原理图输入设计方法）二、任务及要求【基本部分】1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。
要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
2、同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。
要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
3、利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。
【发挥部分】1、思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。
2、如何实现电子钟时分秒连续可调的功能？三、原理图1、如图3.1为24进制计数器原理图，2、如图3.2为60进制计数器的原理图，该图在24进制的基础上进行改进3、如图3.3为电子时钟原理图，4、图3.4a、3.4b分别为24、60进制原理图的封装元件1、g[3..0]OUTPUT s[3..0]OUTPUT图3.1 24进制计数器原理图2、g[3..0]OUTPUT s[3..0]OUTPUT图3.2 60进制原理图3、图3.3 数字电子时钟4、24jinzhi insten clr clk 24co co g[3..0]s[3..0]24jinzhi2insten clr clk 60co co g[3..0]s[3..0]3.4a 24进制原理图封装图 3.4b 60进制原理图封装四、仿真及结果分析1、图4.1 24进制时序仿真图2、图4.2 60进制时序仿真图3、图4.3 电子时钟时序仿真图五、小结在实验中需要注意的是创建的文件名需要和工程名字保持一致，若不一致，在进行功能仿真和时序仿真时会出现错误。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验报告
实验1 Max+plusⅡ软件的使用一、实验目的：1、学习Max+plusⅡ的设计流程全过程，分别采用VHDL和原理图输入方式设计一个简单的三人表决器，学习简单组合电路的设计、仿真。
2、了解VHDL程序的基本结构。
二、实验条件1、PC机一台。
2、开发软件：Max+plusⅡ。
三、实验内容1、三人表决器的功能描述三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方），不同意就把自己的指拨开关拨到低电平（下方）。
表决结果用高电平显示，如果决议通过那么L2为高电平；如果不通过那么L1为高电平；如果对某个决议有任意二到三人同意，那么此决议通过，L2为高电平；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1为高电平。
2、实验步骤（1）采用电路图方式，如下图（2）采用VHDL编程方式，程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY majority_voter ISPORT(SW : IN std_logic_vector(3 DOWNTO 1);L : OUT std_logic_vector(2 DOWNTO 1));END majority_voter;ARCHITECTURE concurrent OF majority_voter ISBEGINWITH SW SELECTL <= "10" WHEN "011","10" WHEN "101","10" WHEN "110","10" WHEN "111","01" WHEN OTHERS;END concurrent;。
四、仿真结果：五、结论通过仿真波形可以看出三人表决器的图形方式和VHDL编程两种方式的正确性。
EDA实验报告
湖北民族学院信息工程学院实验报告（电气、电子类专业用）班级： 09 姓名：周鹏学号：030940908 实验成绩：实验地点： EDA实验室课程名称：数字系统分析与设计实验类型：设计型实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。
一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
4、了解格雷码变换的原理。
5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。
6、进一步掌握实验系统的使用。
二、实验原理、原理图及电路图3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
EDA实验报告
姓名：郭灵芝学号：0704240115班级：通信一班07042200实验一0704240115 郭灵芝通信一班一．实验内容1.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
2.加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。
测电路的输入电阻、输出电阻和电压增益；3.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度1mV) ，负载电阻5.1kΩ，电压增益大于50。
4.测电路的频率响应曲线和f L、f H值。
二．放大电路的原理图（1-1）放大电路的原理图R为滑动变阻器，该电路用的是三极管来实现放大，采用的是电压偏置，接法是共射极，1R的大小从而改变三极管的静态工作点，使三极管处于正常放通过它改变接入电路中的1大状态。
为了确定好的静态工作点，进行如下静态分析：上面图1-1的静态电路如下（1-2）放大电路所对应的静态电路可以用两个交流电压表分别测量输入电压和输出电压，输出电压除以输入电压即为放大倍数。
为了保证放大电路工作在放大区（可用示波器监测，保证波形不失真），将交流输入电压调为1mv,2mv,3mv 。
电压表均用交流模式。
当交流信号源取下表所示不同值时，读出电压表的读数，即i V 和0V ，并计算电压的放大倍数。
（表一）结论：当三极管工作在放大区时，其电压放大倍数近似为常数。
即输入电压随输入电压线性变化。
且放大倍数符合大于50的要求。
（表二）结论1R 调到10%到80%之间时三极管都正常放大，这可以通过C I 与B I 的比值即β来确定，在这个区间里β基本保持不变，当然1R 处于0%到10%之间的确定不了，这个还要通过实际测量的β来确定。
三．失真研究1. 电位器调到0%，交流信号保持20mv ，5 KHz ，输出信号如下（1-3）饱和失真的波形图此时负半周出现了失真，即削底，对于NPN 管说明出现了饱和失真。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA 实验报告
4-1 组合电路设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单的组合电路的设计，多层次电路设计、仿真、和硬件测试。
实验任务1：利用软件完成二选一多路选择器的文本编辑和仿真测试等步骤，给出仿真波形，最后在实验系统上进行硬件测试，验证功能。
然后，利用元件例化语句描述图3-31，并将此文件放在同一目录下。
实验任务2：利用刚刚完成的实验内容，设计完成一位全加器，仿真该全加器，得到仿真结果，并利用一位二进制全加器为基本元件，用例化语句写出八位并行二进制全加器的顶层文件，讨论该加法器的电路特性。
实验代码及仿真结果：二选一多路选择器：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s: in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s)beginif s='0' then y<=a; else y<=b;end if;end process;end architecture one;仿真结果：分析：1、s对电路的输出具有决定作用，s为0时输出为a的值，为1时输出为b的值。
从仿真结果可以看出0到10ns内，s为0，此时y的输出为0，是a的值。
2、10到20ns时间内，s为1，输出为b的值，y为1。
图3-31的仿真仿真程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity singt isport(a:in std_logic_vector(3 downto 1);s:in std_logic_vector(1 downto 0);outy: out std_logic);end singt;architecture bhv of singt iscomponent mux21aport(a,b,s: in std_logic;y:out std_logic );end component;signal tmp: std_logic;beginu1:mux21a port map(a=>a(2),b=>a(3),s=>s(0),y=>tmp);u2:mux21a port map(a=>a(1),b=>tmp,s=>s(1),y=>outy);end architecture bhv;该部分仿真结果：分析：1、3-31中电路的涵义是，s1s0为00时选择outy为a1，s1s0为01时outy为a1，s1s0为10时outy为a2，s1s0为11时outy为a3。
EDA原理及应用 实验报告
一.基础部分1.整体框架采用自顶向下的层次化设计思路，将实现功能的各模块放入单独的文件内完成，最后通过top文件例化各个模块实现整体功能，再根据引脚约束与硬件对应。
在本例的基础部分主要分为计数频率5hz的分频，七段数码管的驱动，七段数码管扫描的频率，计数模块，16进制到10进制转换模块。
下面逐项介绍：2.计数频率5HZ分频a.设计思路由上一个实验，我们知道1HZ的分频需要计数到49999999，因此本例的5HZ应该计数到上次计数值的五分之一：9999999，也就是十六进制下的98967f，将分频后的时钟div_clk_098作为输出。
为了最终的顶层设计具有清零功能，因此对每一个子模块也加入清零引脚。
b.源代码module divclk_2_098(input clk_098,input rst_098,output reg div_clk_098);reg[31:0]counter_098;always@(posedge clk_098 or posedge rst_098)beginif(rst_098)counter_098<=32'h00000000;elseif(counter_098==32'h0098967f)//5hz分频begincounter_098<=32'h00000000;div_clk_098<=~div_clk_098;endelsecounter_098<=counter_098+1;endendmodule3.数码管刷新频率分频a.设计思路根据人眼的视觉暂留效应，当数码管的刷新频率很快的时候，看上去会像多个数码管通识导通。
但原有100MHZ的主频太快，以此刷新并不能实现效果，查阅资料并实际测试，让其计数到60000左右可以完成任务，最终选取了61567，即16进制下的f07f，将输出scan_clk_098作为顶层文件中的七段数码管的时钟进行驱动刷新。
eda仿真实验报告
eda仿真实验报告EDA仿真实验报告一、引言EDA（Electronic Design Automation）是电子设计自动化的缩写，是指利用计算机技术对电子设计进行辅助、自动化的过程。
在现代电子设计中，EDA仿真是不可或缺的一环，它可以帮助工程师验证电路设计的正确性、性能和可靠性。
本篇报告将介绍我在EDA仿真实验中的经验和收获。
二、实验背景本次实验的目标是对一个数字电路进行仿真，该电路是一个4位加法器，用于将两个4位二进制数相加。
通过仿真，我们可以验证电路设计的正确性，并观察其在不同输入情况下的输出结果。
三、实验步骤1. 电路设计：首先，我们根据给定的要求和电路原理图进行电路设计。
在设计过程中，我们需要考虑电路的逻辑关系、时序要求以及输入输出端口的定义等。
2. 仿真环境搭建：接下来，我们需要选择合适的EDA仿真工具，并搭建仿真环境。
在本次实验中，我选择了Xilinx ISE Design Suite作为仿真工具，并创建了一个仿真项目。
3. 仿真测试向量生成：为了对电路进行全面的测试，我们需要生成一组合适的仿真测试向量。
这些测试向量应该覆盖了电路的所有可能输入情况，以验证电路的正确性。
4. 仿真运行：在仿真环境搭建完成后，我们可以开始进行仿真运行了。
通过加载测试向量，并观察仿真结果，我们可以判断电路在不同输入情况下的输出是否符合预期。
5. 仿真结果分析：仿真运行结束后，我们需要对仿真结果进行分析。
通过对比仿真输出和预期结果，可以判断电路设计的正确性。
如果有不符合预期的情况，我们还可以通过仿真波形分析，找出问题所在。
四、实验结果与讨论在本次实验中，我成功完成了4位加法器的仿真。
通过对比仿真输出和预期结果，我发现电路设计的正确性得到了验证。
无论是正常情况下的加法运算，还是特殊情况下的进位和溢出，电路都能够正确地输出结果。
在实验过程中，我还发现了一些有趣的现象。
例如，在输入两个相同的4位二进制数时，电路的输出结果与输入完全一致。
eda实验报告
eda实验报告
1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
EDA实验报告
EDA实验报告EDA（VHDL编程）实验报告一、引言EDA (Electronic Design Automation) 是一种用于电子设计和验证的自动化工具。
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述和建模数字系统。
本实验旨在使用VHDL编程并使用EDA工具进行设计和验证。
二、实验目的1.理解并熟悉VHDL编程2.学会使用EDA工具进行设计和验证3.实践数字系统的建模和仿真三、实验过程1.VHDL编程根据实验要求，我们使用VHDL编程来实现一个4位2选1多路器。
首先，我们定义输入端口和输出端口，并声明所需的信号和变量。
然后，我们编写组合逻辑和时序逻辑以实现所需的功能。
最后，我们将实例化该多路器并指定其输入和输出端口。
2.EDA工具设计和验证我们选择了 Xilinx ISE Design Suite 作为我们的 EDA 工具。
首先，我们创建一个新的项目并选择相应的 FPGA 芯片。
然后，我们添加我们的VHDL 设计文件到项目中，并进行综合、布局和路由。
最后，我们使用仿真工具验证我们的设计。
四、实验结果经过实验，我们成功地编写并实例化了一个4位2选1多路器。
我们使用 Xilinx ISE Design Suite 进行综合、布局和路由，并成功验证了我们的设计。
五、实验总结通过本实验，我们掌握了VHDL编程和EDA工具的使用。
我们学会了使用VHDL描述数字系统，并使用EDA工具进行设计和验证。
这些技能对于电子设计和验证非常重要，并将有助于我们更好地理解和应用数字系统的原理和方法。
在实验过程中，我们也遇到了一些困难和挑战。
例如，我们可能需要更深入地了解VHDL编程的语法和方法，以及如何使用EDA工具的高级功能。
此外，我们还需要更多的实践来提高我们的设计和仿真技能。
总之，本实验有助于我们深入学习和理解数字系统的设计和验证。
通过实践和使用EDA工具，我们能够更好地应用所学知识，提高我们的设计和验证能力。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
EDA实验实验报告2
EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。
学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。
二、实验原理和内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。
通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。
输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。
三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。
（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。
（3）波形仿真验证。
（4）新建图形设计文件命名为full_add.bdf并保存。
微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。
将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。
（6）将full_add.bdf设置为顶层实体。
对该工程文件进行全程便已处理。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。
EDA的实验报告
杭州电子科技大学实验报告实验课程名称实实班姓学指导教验验序内号容级名号师eda技术 1 分频器与频率计设计 123 吕文 123 黄某二○一四年 4月 18 日一、实验的目的与要求实验名称：分频器与频率计设计实验目的：1、初识verilog hdl语言熟练verilog 的语法2、学习quartus调用modelsim进行仿真3、掌握用fpga实现简易的分频器与频率计的原理与方法实验要求：1、设计一个可控分频器，输入20mhz或 12mhz 时钟（可选择其中一种），输出100hz~10khz，输出100hz ~ 10khz，输出频率数控可调（按键或者使用in-system sources and probes），输出波形占空比为50%，接蜂鸣器；2、设计一个简易频率计，输入为方波，测量频率的范围100hz ~ 9999hz ，测量精度<1%，频率计输出可以接数码管或者使用in-system sources and probes观察3、分频器输出接频率计的输入二、实验原理分频器的原理：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。
频率计是对信号的频率进行测量并显示测量结果。
原理就是在1秒钟内对时钟计数，得到的数字就是频率大小。
频率计的设计是用一个标准的时钟20mhz来做参照，以1s钟为周期，为20000000个周期，同时定义一个计数的变量q ,当输入的端口出现上升沿的时候，变量加1，那么在一秒钟内cout的数值即为，该波形的频率。
最后将分频器的输出端口接入频率计的输入端口，用频率计来测量波形的频率大小，通过比较实际的频率fre1与测出来的频率大小fre2，就知道了该频率计的误差。
三、实验内容实验步骤 1、大概的把框架建起来，把思路想好2、先设计一个符合要求的分频器3、进行仿真，看效果3、再设计一个符合要求的频率计4、用modelsim进行仿真5、把这两部分连接起来，最后进行仿真得到结果6、得到频率计的测频误差本实验分频器的时钟是20mhz，分频出来的是100hz~10khz的波形，那么就定义一个变量当做分频比[17:0] div ,可以用按键来控制div的大小，继而实现分频出来的大小。
EDA实验总结报告
数字EDA实验实验报告学院：计算机科学与工程学院专业：通信工程学号: 0941903207 姓名：薛蕾指导老师：钱强实验一四选一数据选择器的设计一、实验目的1、熟悉Quartus II软件的使用。
2、了解数据选择器的工作原理。
3、熟悉EDA开发的基本流程.二、实验原理及内容实验原理数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路,可以采用数据选择器进行选择再对该路信号加以利用。
从多路输入信号中选择其中一路进行输出的电路称为数据选择器。
或：在地址信号控制下,从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器.数据选择器又叫多路选择器，简称MUX。
4选1数据选择器：（1）原理框图：如右图.D0 、D1、D2、D3:输入数据A1 、A0 :地址变量由地址码决定从４路输入中选择哪１路输出.（2）真值表如下图：(3）逻辑图数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信号中选择所需要的一路信号,选择标志信号的一种状态对应着一路信号。
在应用中，设置一定的选择标志信号状态即可得到相应的某一路信号.这就是数据选择器的实现原理.三．实验内容1、分别采用原理图和VHDL语言的形式设计4选1数据选择器2、对所涉及的电路进行编译及正确的仿真.电路图：四、实验程序library ieee；use ieee.std_Logic_1164.all;ENTITY mux4 ISPORT（a0，a1, a2, a3 ：IN STD_LOGIC；s :IN STD_LOGIC_VECTOR (1 DOWNTO 0）；y ：OUT STD_LOGIC ）;END mux4；ARCHITECTURE archmux OF mux4 ISBEGINy 〈= a0 WHEN s = "00”else ——当s=00时,y=a0a1 WHEN s = "01" else ——当s=01时，y=a1a2 WHEN s = "10”else --当s=10时，y=a2a3; --当s取其它值时,y=a2END archmux；五、运行结果六．实验总结真值表分析：当js=0时，a1,a0取00，01，10,11时，分别可取d0，d1，d2,d3。
EDA实验报告(包含多个实验)
海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。
图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。
图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。
图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。
四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
注意：编译之前必须将文件设为当前文件。
2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。
五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。
1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
EDA工具软件的使用实验报告
实验报告一、实验名称：EDA 工具软件的使用二、实验目的：初步掌握软件的使用方法；初步掌握设计电路的图形输入法。
三、实验任务：利用图形输入法，输入、仿真、简单的逻辑电路，以掌握软件的使用方法。
四、实验设备与元器件：1.计算机2.Quartus Ⅱ软件五、实验要求：1. 采用与、或、非门，设计异或门，仿真其功能并与理论值比较；2. 采用与、或、非门，设计组合电路F ，仿真其功能并与理论值比较。
六、实验设计说明：1.异或门逻辑表达式为：F=B A ⊕=A B +A B2.组合电路的逻辑表达式为：F=)(C A C A B BC AC +++七、实验内容和步骤：1.异或门：真值表：*Quartus Ⅱ软件设计电路：在Quartus Ⅱ软件里建立 工程—Block Diagram/Schematic File 文件后按异或门逻辑表达式设计好电路 实验电路图：按上图设计好电路后，通过编译无错后再进行仿真。
AB F 00 0 01 1 11 0 1 0 1仿真图：由图知仿真结果延迟了约11ns，其结果与列出的真值表相同。
所以该实验电路是正确的。
2.组合电路：真值表：A B C F0 0 0 00 0 1 00 1 0 01 0 0 01 1 0 01 0 1 10 1 1 01 1 1 1在QuartusⅡ软件里建立工程—Block Diagram/Schematic File文件后按组合电路逻辑表达式设计好电路。
组合电路图：按上图设计好电路后，通过编译无错后再进行仿真。
仿真图：由图知仿真结果延迟了约10ns，其结果与列出的真值表相同。
所以该实验电路是正确的。
八、实验总结：通过本次实验已经初步掌握了QuartusⅡ软件的使用方法，并掌握了如何利用QuartusⅡ软件进行利用图形输入法输入和仿真简单的逻辑电路。
eda课程设计实验报告
eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用所学知识，设计并实现基本的数字电路。
3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。
技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。
2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。
3. 学生在小组合作中，提高沟通协调能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。
2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。
学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。
教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。
将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。
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EDA实验报告
1状态机程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY circle IS
PORT(CLK1,RESET1 :IN STD_LOGIC;
D0,D1,D2,D3,D4:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END circle;
ARCHITECTURE behv OF circle IS
TYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6);
SIGNAL current_state,next_state:FSM_ST;
BEGIN
REG:PROCESS(CLK1,RESET1)
BEGIN
IF RESET1='0' THEN current_state<=s0;
ELSIF CLK1='1'AND CLK1'EVENT THEN
current_state<=next_state;
END IF;
END PROCESS;
COM:PROCESS(current_state,next_state)
BEGIN
CASE current_state IS
WHEN s0=> D0<="1111001";D1<="1111111";D2<="1111111";D3<="1111111";D4<="1111111"; next_state<=s1;
WHEN s1=> D0<="0100100";D1<="1111001";D2<="1111111";D3<="1111111";D4<="1111111"; next_state<=s2;
WHEN s2=> D0<="0110000";D1<="0100100";D2<="1111001";D3<="1111111";D4<="1111111";
next_state<=s3;
WHEN s3=> D0<="1111111";D1<="0110000";D2<="0100100";D3<="1111001";D4<="1111111";
next_state<=s4;
WHEN s4=> D0<="1111111";D1<="1111111";D2<="0110000";D3<="0100100";D4<="1111001";
next_state<=s5;
WHEN s5=> D0<="1111001";D1<="1111111";D2<="1111111";D3<="0110000";D4<="0100100";
next_state<=s6;
WHEN s6=> D0<="0010010";D1<="1111001";D2<="1111111";D3<="1111111";D4<="0110000";
next_state<=s2;
END CASE;
END PROCESS;
END behv;
2.1秒时间程序：
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY timer1 IS
PORT(CLK,RESET:IN STD_LOGIC;
CONT:OUT STD_LOGIC);
END ENTITY timer1;
ARCHITECTURE bhv OF timer1 IS
BEGIN
PROCESS(CLK,RESET)
V ARIABLE Q:INTEGER RANGE 0 TO 50000000;
BEGIN
IF RESET='0' THEN CONT<='0';
ELSIF CLK'EVENT AND CLK ='1' THEN Q:=Q+1;
END IF;
IF Q=50000000 THEN Q:=0;CONT<='1';
ELSE CONT<='0';
END IF;
END PROCESS;
END bhv;
3.总程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY circle123 IS
PORT(CLK2,RESET2:IN STD_LOGIC;
b1,b2,b3,b4,b5:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END ENTITY circle123;
ARCHITECTURE one OF circle123 IS
COMPONENT timer1
PORT(CLK,RESET:IN STD_LOGIC;
CONT:OUT STD_LOGIC);
END COMPONENT;
COMPONENT circle
PORT(CLK1,RESET1 :IN STD_LOGIC;
D0,D1,D2,D3,D4:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END COMPONENT;
SIGNAL H:STD_LOGIC;
BEGIN
u1:timer1 PORT MAP(CLK=>CLK2,RESET=>RESET2,CONT=>H);
u2:circle PORT MAP(CLK1=>H,RESET1=>RESET2,D0=>b1,D1=>b2,D2=>b3,D3=>b4,D4=>b5);
END ARCHITECTURE one;
4.时序仿真波形图：
5.效果图：。