PLD数字系统课程设计2012
PLD课程设计报告
PLD课程设计报告册学院系部：贵州航天职业技术学院电子工程系设计题目： EDA五层电梯设计班级： 2011级电子测量与仪器姓名：易敏学号： A113GZ042040103指导老师：鞠雨霏摘要进入21世纪以来，人类全面进入了信息时代。
作为信息技术的硬件载体——电子信息产品，正在朝着功能越来越复杂、上市时间越来越紧迫、开发风险性越来越大、集成化智能化程度越来越高的趋势发展。
所有这些，给电子系统设计师带来了前所未有的压力，面对技术进步的压力，电子系统设计师需要熟练掌握电子设计自动化（EDA）技术。
EDA技术是现代各种高新技术和理论发展的必然结果。
它的出现，标志着人类在微电子技术领域取得了重大突破。
EDA技术极大地促进了信息技术的发展，加快了人类社会信息化的进程。
有专家预言，21世纪将是EDA技术快速发展的时期，它将成为对本世纪产生重大影响的十大科学技术之一。
本设计主要介绍了基于EDA技术的十层电梯设计，该设计遵循方向优先的原则，提供载客及电梯运行方向指示的服务。
同时该设计运用了EDA技术的核心技术-VHDL（超高速硬件描述语言）语言进行编译并给出了时序仿真波形。
关键词：EAD、 VHDL语言、仿真波形目录摘要 (i)第一章电梯设计要求及功能介绍 (1)1.1 设计要求 (1)1.2 电梯功能 (1)第二章电梯的VHDL实现及仿真 (1)2.1 控制系统信号 (2)2.2 电梯控制仿真的实现 (3)第三章程序 (4)第四章总结 (8)第一章电梯设计要求及功能介绍1.1 设计要求1、每层电梯入口处设有上下请求开关各1个，电梯内设有乘客到达层数的数字开关。
电梯当前所在的楼层位置用两位数码管显示，用两只发光二极管显示开门\关门状态，用发光二级管显示每层的上下请求状态。
2、显示电梯当前所处位置和电梯上升、下降及开门、关门状态。
3、电梯到达有停靠站请求的楼层后，电梯门就会自动打开指示灯亮，开门6秒后，电梯门自动关闭（开门指示灯灭）电梯继续进行。
实验二_李鑫_20103277_PLD
实验课程名称：现代数字系统设计实验项目名称：简单的组合逻辑电路设计班级：2010251姓名：李鑫学号：20103277成绩：________ 实验时间：2012.10.22实验二：简单的组合逻辑电路设计实验目的：1．掌握组合逻辑电路的设计方法。
2．掌握组合逻辑电路的静态测试方法。
3．加深PLD设计的过程，并比较原理图输入和文本输入的优劣。
1．2选1的数据选择器具体步骤：第1步：新建一个Quartus项目。
第2步：在Quartus项目中新建一个VHDL文件，并命名为mux_2to1.vhd，实现2选1的电路功能，其真值表和电路符号如下图所示。
即当s＝1时，输出m＝y；当s＝0时，输出m＝x。
代码一：VHDL程序代码如下。
library ieee;use ieee.std_logic_1164.all;entity mux_2to1 isport(s,x,y:in std_logic;m:out std_logic);end mux_2to1;architecture behave_mux_2to1 of mux_2to1 isbeginm<=x when s='0' elsey ;end behave_mux_2to1;第3步：语法检查通过后，进行引脚分配，分配表如下表所示。
然后再编译，下载验证。
信号FPGA引脚DE2上的器件s PIN_N25 SW0x PIN_N26 SW1y PIN_P25 SW2m PIN_AE22 LEDG02．8位宽2选1的数据选择器在完成2选1数据选择器之后，将信号x 和y 的位宽由1位扩展为8位。
更改后的电路图如下：实验步骤如下：第1步：在代码一中，实体部分关于端口的说明也更改为：entity mux_2to1_8bit isport(s:in std_logic;X,Y:in std_logic_vector(7 downto 0);M:out std_logic_vector(7 downto 0));end mux_2to1_8bit;而结构体部分代码不变，代码修改后另存为mux_2to1_8bit.vhd。
实验三_20103277_李鑫_PLD
实验课程名称：现代数字系统设计实验项目名称：简单的组合逻辑电路设计班级：2010251姓名：李鑫学号：20103277成绩：________ 实验时间：2012.10.25实验三：七段数码管显示1．显示简单字符七段数码管显示电路如下图所示：图中包含一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。
如表中所示，当输入值为100～111时，输出空格，即数码管全暗。
七段数码管的不同段位用数字0～6表示，注意七段数码管是共阳极的，即各管段输入低电平时，数码管亮；否则数码管暗。
具体实验步骤如下：第1步：新建一个Quartus项目。
第2步：新建一个VHDL文件，实现上述七段解码器。
具体代码如下：library ieee;use ieee.std_logic_1164.all;entity char_7seg isport(c:in std_logic_vector(2 downto 0);hex:out std_logic_vector(6 downto 0));end char_7seg;architecture behave_char_7seg of char_7seg is beginwith c(2 downto 0) selecthex<= "0001001" when "000" , --"H""0000110" when "001" , --"E""1000111" when "010" , --"L""1000000" when "011" , --"O""1111111" when others; --" " end behave_char_7seg;保存VHDL文件，并命名为char_7seg.vhd。
本科PLD与数字系统设计第4章
第4章ISE 5.1i开发系统4.1 设计流程4.2 工程管理用户界面4.3 VHDL的输入方法4.4 基于电路原理图输入的设计方法4.5 状态转换图描述状态机4.6 硬件描述语言和电路原理图混合输入方式4.1 设计流程一般采用CPLD或FPGA芯片设计电子系统时，从设计输入到将调试后的程序下载到CPLD或FPGA芯片的工作流程如图4-1所示。
利用ISE 5.1i开发系统，从设计输入(例如，选择VHDL输入)到将调试后的程序下载到CPLD或FPGA芯片的步骤如下：(1) 双击ISE 5.1i开发系统的项目导航器图标启动开发系统，创建一个新的工程项目，选择“File”→“New Project”，输入工程项目存放的路径和工程项目文件名。
(2) 选择器件系列型号、器件型号、封装形式、器件速度和设计流程(例如，选择“XST VHDL”)。
创建一个新的设计项目选择CPLD或FPGA芯片型号设计输入：可以采用电路原理图、ABEL、Verilog-HDL或VHDL硬件描述语言输入方式综合和功能仿真将设计文件适配到指定的CPLD或FPGA芯片中，并且形成CPLD或FPGA芯片的编程数据文件时序仿真通过下载电缆将熔丝图(*.jed)或bit流(*.bit)文件下载到指定的CPLD或FPGA芯片中，现场验证图4-1 设计流程(3) 新的工程项目建立后，在工程管理窗口下，选择“Project”→“New Source”，弹出对话选择框，在对话选择框中选择“VHDL Module”，定义端口输入/输出信号，进入VHDL文本编辑器。
(4) 完成VHDL程序设计后，进行语法(Syntax)检查和综合(Synthesis)。
(5) 进行仿真操作时，需要编写输入信号激励文件，可采用VHDL编写仿真测试文件或采用波形编辑测试文件。
(6) 仿真操作。
在工程资源管理窗口中选中测试程序，再在当前资源管理窗口中选中“Simulate Behavioral VHDL Model”操作选项，观察仿真波形。
数字系统设计与PLD应用第二章
(1) 状态块
对应控制器的一个 工作状态,与算法流 程图中工作块的区 别在于,必须标明需 要产生的输出控制 信号
(2) 判别块
对应某个输入条件的判断,与算法流程图中判别块的区别 在于,必须标明需要判别的输入信号.
(3) 条件输出块
条件输出块不是一个独立的状态,其中的输出信号除了与 它之前判别块中的输入条件有关外,还与判别块之前的状态块 有关。因此它相当于米里型输出，而状态块中的输出相当于莫 尔型输出。
据处理单元所产生的条件反馈信息。控制器的输出信号有对数据处 理单元的控制信号和对外界的输出。
控制器实际上就是一个同步时序电路(有限状态机).
2、异步输入信号的同步
信号同步是指控制器与外部输入信号和来自数据处理单元的反馈 信号之间的同步问题，即异步输入信号的同步化.
三.算法状态机图(ASM图)
在明确各控制信号的基础上，对它们进行排序，列出控制信号排 序表，从而归纳并确定控制信号时序，作为对控制单元设计的技术 要求，使系统正确执行算法流程。
三. 设计举例
例2-8: 按照本章例2-6所设计的倒数 变换器算法流程图，设计其数据处 理单元。
第一步 导出数据处理单元的逻辑框图 （1）存储器的选择。存储器是用以存储待处理的数据、中间结果
分散控制为异步时序时，没有统一的时钟信号，执行顺序由子运 算器产生的进程信号控制。
3、半集中控制 系统中配有系统控制器，但对各子运算器又在各自的控制器控制
下进行工作。系统控制器集中控制各子运算之间总的执行顺序。称 为半集中控制型或集散型控制器.
二.控制器的基本结构和信号同步 1、控制器的基本结构 控制器的输入信号有：外界对系统的输入（即外输入信号）和数
2012-2013.2《数字电路》课程设计任务书
2012-2013.2《数字电路》课程设计任务书《数字电路》课程设计任务书一、课程设计的内容1、课题的选择及其资料的查找。
2、原理电路设计：（1）方案选择。
分别画出可实现要求的各方案框图，取舍使用；（2）单元电路的设计和元器件的选择；（3）用Multisim做出完整的电路图及必要的波形图；（4）说明主要的工作原理及各元件的主要参数。
3、安装调试中的主要问题及解决方法，并分析性能参数是否满足要求。
4、课程设计的主要收获、体验。
说明：每个题目2人一组完成，由各班课代表和班长负责分组和分配题目。
每个题目平均分配，若班级人数为奇数，可有1个人完成一个题目。
每位同学按照上述课程设计主要内容写课程设计报告，报告中要体现出自己在数字电路设计中所做的工作有哪些，提出了哪些建议，做了哪些修正，获得了哪些成果等。
课程设计报告后面附上完整电路图，要求自己画。
二、考核方式与评分办法1﹑根据学生的设计态度﹑设计期间的纪律情况，并结合设计验收结果和设计报告进行综合评定。
2﹑违反设计纪律，不服从教师安排、没有完成设计任务者不予评定成绩。
三、课程设计的时间第17周-第18周，地点：245机房下列时间在机房设计，其余时间学生查阅资料、分组讨论。
第17周周一：6-9机房设计第17周周二：1-4机房设计第18周周一：1-4机房设计第18周周一：6-9机房设计第18周周二：1-4机房设计第18周周二：6-9机房设计课程设计题目题目一数字式秒表设计要求：1. 设计并制作符合要求的电子秒表。
2. 秒表由6位7段LED显示器显示，其中2位显示“min”，4位显示“s”，其中显示分辨率位“0.01S”。
3. 计数最大值到99min59.99s，计数误差不超过0.01s，4. 具有清零、启动计数、暂停计时及继续计时等控制功能。
题目二多路智力竞赛抢答器的设计设计要求：掌握抢答器的工作原理及其设计方法。
1、基本功能：（1）设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0——S7。
PLD与数字系统课程实验报告
PLD与数字系统课程实验报告实验名称：PS/2键盘一、实验预习部分(一)实验目的要求：学习PS/2的传输协议，利用实验板上的PS/2接口，实现键盘与实验开发板间的数据通信，并且将从键盘接收到的信号解码后在LCD显示屏上显示。
(二)实验理论原理：1.PS/2协议PS/2通讯协议是一种双向同步串行通讯协议。
通讯的两端通过Clock(时钟脚)同步，并通过DATA(数据脚)交换数据。
任何一方如果想抑制另外一方通讯时，只需要把Clock(时钟脚)拉到低电平。
如果是pc机和PS/2键盘间的通讯，则pc机必须做主机，也就是说，pc机可以抑制PS/2键盘发送数据，而 PS/2键盘则不会抑制pc机发送数据。
2.PS/2与PC机的通信原理PS/2设备的Clock(时钟脚)和DATA(数据脚)都是集电极开路的，平时都是高电平。
当PS/2设备等待发送数据时，它首先检查Clock(时钟脚)以确认其是否为高电平。
如果是低电平，则认为是pc机抑制了通讯，此时它必须缓冲需要发送的数据直到重新获得总线的控制权(一般PS/2键盘有16个字节的缓冲区，而PS/2鼠标只有一个缓冲区仅存储最后一个要发送的数据)。
如果Clock(时钟脚)为高电平，PS/2设备便开始将数据发送到pc机。
一般都是由PS/2设备产生时钟信号。
发送时一般都是按照数据帧格式顺序发送。
其中数据位在Clock(时钟脚)为高电平时准备好，在Clock(时钟脚)的下降沿被pc机读入。
PS/2设备到pc机的通讯时序如图2所示。
当时钟频率为15kHz 时，从Clock(时钟脚)的上升沿到数据位转变时间至少要5μs。
数据变化到Clock(时钟脚)下降沿的时间至少也有5 μs，但不能大于25 μs，这是由PS/2通讯协议的时序规定的。
如果时钟频率是其它值，参数的内容应稍作调整。
上述讨论中传输的数据是指对特定键盘的编码或者对特定命令的编码。
一般采用第二套扫描码集所规定的码值来编码。
东南大学自动化学院---《数字系统课程设计》-专业综合设计报告
东南大学自动化学院《数字系统课程设计》专业综合设计报告姓名：学号：专业：自动化实验室:电工电子四楼组别：无同组人员：无设计时间：2012年8 月8日—- 2010 年9 月15 日评定成绩：审阅教师:目录一．课程设计的目的与要求（含设计指标)……………………………………………3页码二．原理设计（或基本原理）……………………………………………………………3页码三。
架构设计（架构设计）………………………………………………………………4页码四。
方案实现与测试（或调试）…………………………………………………………5页码五．分析与总结……………………………………………………………………………15页码一。
课程设计的目的与要求(含设计指标)主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过，在交叉路口的每个入口处设置了红、绿、黄三色信号灯。
红灯禁止通行；绿灯允许通行;黄灯亮则给行驶中的车辆有时间行驶到禁行线之外。
主干道和乡村公路都安装了传感器，检测车辆通行情况,用于主干道的优先权控制。
具体要求如下：（1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。
（2）当乡村公路有车时,而主干道通车时间已经超过它的最短通车时间时，禁止主干道通行，让乡村公路通行。
主干道最短通车时间为25s 。
（3）当乡村公路和主干道都有车时，按主干道通车25s，乡村公路通车16s交替进行。
（4）不论主干道情况如何，乡村公路通车最长时间为16s。
（5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮5s时间的黄灯作为过渡。
（6）用开关代替传感器作为检测车辆是否到来的信号。
用红、绿、黄三种颜色的发光二极管作交通灯。
要求显示时间，倒计时二。
原理设计（或基本原理)本设计用了Verilog HDL语言， TOP—DOWN设计,设计方法从系统设计入手,在顶层进行功能方框图的划分和结构设计。
具体过程如下：该系统中输入变量有：set(使能开关），c（乡村道路开关)， clk(系统时钟），该控制系统打开后共有两种状态: 一种是只有主干道交通灯亮，这种情况比较简单，此时主干道绿灯一直亮着。
最新pld习题集(含参考答案)数字系统设计
p l d习题集(含参考答案)数字系统设计------------------------------------------作者xxxx------------------------------------------日期xxxx第1章习题1.１名词解释PRＯM ＣPＬD FPＧＡ ASIＣＪTAG边界扫描 FPＧA／ＣＰLD编程与配置逻辑综合PAL EDA GAL IP-CＯRE ＩＳP ASIC ＲTL FＰＧA SOＰC CＰLDIP—CORE SOC和SOPＣＥDA／CAD１.2 现代EDA技术的特点有哪些？采用HＤL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Toｐ—ｄｏwｎ设计方式？（P４)1．4 数字系统的实现方式有哪些?各有什么优缺点?74LＳ系列/４00０系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FＰＧＡ等可编程器件来设计：用HＤL描述、设计难度小、调试仿真方便，开发费用低,但单位成本较高，适合小批量应用专用集成电路设计:设计掩模成本高，适合大批量应用1.5什么是ＩP复用技术？IＰ核对EDA技术的应用和发展有什么意义?（Ｐ5）ＩP可重复使用的一种功能设计，可节省设计时间、缩短开发周期,避免重复劳动为大规模SＯC设计提供开发基础、和开发平台。
１。
6 用硬件描述语言设计数字电路有什么优势?优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关.1．8 基于FＰGA/ＣPＬＤ的数字系统设计流程包括哪些步骤？（P8 图1。
7)1。
9 什么是综合？常用的综合工具有哪些?ＨDL RTL门级网表的描述转换过程AＬTEＲA:MAX—PLUSＩＩ，Ｑuaｒｔus, Xilinx：ISE ，Latｔiｃe： isｐLＥＲVER１．1０功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1。
11 数字逻辑设计描述分哪几个层级,各有什么特点.1。
PLD可编程数字系统课程设计内容(电信10)
PLD可编程数字系统课程设计一、设计题目：基于Verilog HDL的数字秒表和电子时钟设计二、设计目的1、掌握Verilog HDL用于数字逻辑系统的设计技术和方法；2、掌握CPLD/FPGA器件的应用方法；3、学习掌握EDA综合开发环境（如ALTERA公司的Quartus II等）下进行设计、仿真、综合、下载及调试的方法。
三、设计任务基础部分：1、设计用于体育比赛用的数字秒表功能，要求⑴计时精度应大于1/100秒，计时器能显示1/100秒的时间；⑵计时器的最长计时时间为1小时，为此需要一个6位的显示器，显示的最长时间为59分59.99秒。
2、设置有复位和启/停开关，要求⑴复位开关用来使计时器清零，并做好计时准备；⑵启/停开关的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关，计时中止。
3、采用Verilog HDL语言用层次化设计方法设计符合上述功能要求的数字秒表。
4、在此基础上增加电子时钟功能（1）加入一个模式开关按键，按一下，变为秒表模式，再按一下切换回电子时钟模式。
（2）设计电子时钟，要求能够对当前时间进行设置。
用6个数码管分别显示小时、分钟、秒钟。
（3）同时要求能够设置闹钟时间，到达时间后蜂鸣器会响5秒钟。
加分部分：5、加分任务：利用实验箱资源设计一个系统，加分的分数视系统的新颖性，功能和复杂程度而定。
（新颖性体现在：如果多个人实现相同的系统，那么此系统的加分分数相应降低）四、设计步骤1、采用层次化设计方法将设计项目分为若干模块；2、对各模块分别设计，写出行为描述的Verilog HDL源文件；3、对所作设计进行功能仿真，通过有关波形确认设计是否正确；4、完成全部设计后，通过实验箱下载验证课题设计的正确性。
五、课程设计报告要求1、设计目的、任务；2、设计步骤；3、根据分层方法进行模块设计，写出各模块Verilog HDL源代码；4、记录综合、仿真、调试过程及结果；5、总结所做设计及设计方法；6、自我鉴定（实验报告册封底对应栏）。
pld数字系统课程设计
pld数字系统课程设计一、课程目标知识目标：1. 理解PLD数字系统的基本概念，掌握其组成原理和应用领域。
2. 学会使用硬件描述语言（如VHDL/Verilog）进行数字电路设计和描述。
3. 掌握数字系统的测试和验证方法，能够对设计进行功能仿真和时序分析。
技能目标：1. 培养学生运用所学知识，独立完成简单的PLD数字系统设计能力。
2. 培养学生运用硬件描述语言进行数字电路编程的能力。
3. 培养学生运用相关软件工具（如ModelSim、Quartus等）进行数字系统仿真、综合和布局布线的能力。
情感态度价值观目标：1. 激发学生对数字系统设计和PLD技术的兴趣，培养其主动学习和探索的精神。
2. 培养学生的团队合作意识，使其在项目实践中学会相互协作、共同解决问题。
3. 培养学生严谨、细致、负责的学习态度，注重实际操作和工程实践能力的培养。
本课程针对高年级学生，课程性质为专业核心课程。
结合学生已具备的电子技术和计算机基础，明确课程目标，将目标分解为具体的学习成果。
在教学过程中，注重理论与实践相结合，以项目为导向，强化学生的实际操作能力和创新能力。
通过本课程的学习，使学生能够掌握PLD数字系统设计的基本方法和技能，为后续专业课程学习和未来职业发展奠定基础。
二、教学内容1. PLD数字系统基本概念：介绍可编程逻辑器件（PLD）的原理、分类及其在数字系统中的应用。
- 教材章节：第1章 数字系统概述2. 硬件描述语言：学习VHDL/Verilog硬件描述语言的基本语法、结构及编程规范。
- 教材章节：第2章 硬件描述语言基础3. 数字电路设计：运用硬件描述语言进行组合逻辑电路和时序逻辑电路设计。
- 教材章节：第3章 组合逻辑电路设计、第4章 时序逻辑电路设计4. 数字系统仿真与验证：介绍ModelSim、Quartus等软件工具的使用，进行功能仿真及时序分析。
- 教材章节：第5章 数字系统仿真与验证5. PLD数字系统设计实例：分析典型PLD数字系统设计案例，如计数器、状态机、数字信号处理器等。
pld课程设计模拟信号
pld课程设计模拟信号一、课程目标知识目标：1. 让学生掌握模拟信号的基本概念，包括幅度、频率和相位；2. 引导学生理解模拟信号与数字信号的区别及联系；3. 帮助学生掌握模拟信号的处理方法，如放大、滤波等。
技能目标：1. 培养学生运用所学知识分析实际电路中模拟信号的能力；2. 培养学生使用相关仪器和软件对模拟信号进行测量和处理的能力；3. 提高学生将模拟信号与实际应用场景结合的能力，能设计简单的模拟信号处理电路。
情感态度价值观目标：1. 培养学生对电子技术学科的兴趣，激发他们探索未知领域的热情；2. 培养学生具备良好的团队协作意识，学会与他人共同解决问题；3. 培养学生关注现实生活中的模拟信号应用，提高他们的实践能力。
课程性质分析：本课程属于电子技术学科，主要涉及模拟信号的基础知识和应用。
课程内容紧密联系实际，旨在帮助学生建立扎实的理论基础，同时培养实践操作能力。
学生特点分析：学生处于高中年级，具有一定的物理基础和电子技术知识。
他们对新鲜事物充满好奇，喜欢动手实践，但理论知识掌握程度不一。
教学要求：1. 注重理论与实践相结合，让学生在实际操作中掌握知识；2. 关注学生个体差异，因材施教，提高教学质量；3. 创设情境，激发学生兴趣，引导他们主动探究问题。
二、教学内容1. 模拟信号基础理论：- 模拟信号的定义与特点- 模拟信号的数学表示方法- 模拟信号的分类及常见信号类型2. 模拟信号与数字信号的转换：- 模拟信号与数字信号的关系- 模数转换器（ADC）和数模转换器（DAC）的原理与作用- 转换过程中的误差分析3. 模拟信号处理技术：- 模拟信号的放大与衰减- 模拟信号的滤波技术- 模拟信号的调制与解调4. 实际应用案例分析：- 模拟信号在音频处理中的应用- 模拟信号在通信系统中的应用- 模拟信号在测量与控制中的应用教材章节关联：本教学内容与教材中“模拟电子技术”章节相关，包括以下小节：1. 模拟信号与模拟电路基础2. 模数转换与数模转换3. 模拟信号处理技术4. 模拟电子技术应用实例教学进度安排：1. 第一周：模拟信号基础理论2. 第二周：模拟信号与数字信号的转换3. 第三周：模拟信号处理技术4. 第四周：实际应用案例分析及实验操作三、教学方法为了提高教学质量，激发学生的学习兴趣和主动性，本章节将采用以下多样化的教学方法：1. 讲授法：- 对于模拟信号基础理论和概念，采用讲授法进行教学，为学生奠定扎实的理论基础。
PLD与数字系统课程实验内容
PLD与数字系统课程实验内容做实验时请注意：在计算机硬盘上以自己的学号建立自己的实验工作目录；不要随意删除其它文件，不要乱装与本实验无关的软件；不要在做实验的计算机上做与本课程实验无关的事情；请爱护实验设备。
根据自己的具体情况，从实验一到实验五中选做4个实验。
实验一：运动计时器设计（1）在LED数码管上显示分钟和秒，最长的计时时间为59：59。
（2）自定义清零按键，按下该按键，在液晶显示屏上显示的时间为00：00。
（3）自定义启动/暂停按键，按下该按键，则启动或暂停计时器计时。
其功能与实际的计时器的开始/停止按钮功能相同。
实验二：按键实验先后按下实验箱上的4×4矩阵键盘的按键，在8个LED数码管上先后显示“”、“”……“”。
实验三：LCD12846字符显示LCD显示实验，在实验箱上的LCD12846显示屏上显示自己的学号和姓名的英文全称。
例如第一行“SA”，第二行“li ming”。
实验四：串行通信实验串行通信实验，设置波特率为9600或19200。
在计算机断电的情况下，将实验箱的串行接口线接到计算机的RS232接口上，计算机通过RS232接口向实验板发送数据，要求FPGA能够正确接收到这些数据，并且将接收到的数据显示到实验箱上的LCD液晶屏上；当按下实验板箱上的按键时，将接收到的数据正确地发给计算机，并将实验箱上的按键值也发给计算机，计算机能够显示实验箱发出的数据和按下的按键。
实验五：数字温度显示实验利用实验箱的温度传感器元件DS18B20，获取温度数据，在LED数码管上显示温度数据。
选做实验：CPU的设计设计一个MIPS结构的处理器，给出进行仿真或在实验板上验证。
2017年。
PLD与数字系统设计创新报告
PLD与数字系统设计创新报告A组实验二：运动计时器1 实验要求使用Xilinx公司的Spartan3S 400AN开发板上的相关模块，利用ISE开发软件完成数字密码锁的设计，要求实现如下功能：（1）在LED数码管上显示分钟和秒，最长的计时时间为59：59。
（2）自定义清零按键，按下该按键，在液晶显示屏上显示的时间为00：00。
（3）自定义启动/暂停按键，按下该按键，则启动或暂停计时器计时。
其功能与实际的计时器的开始/停止按钮功能相同。
2 实验原理实验开发板提供4个LED七段数码管，可显示数字，直接与FPGA相连。
其控制方法为扫描式，如图所示，若要控制左边第一个七节灯管输出“2”的字型，可以先输出“0010010”到CA~DP，然后输出“0111”到A1~A4即可。
七段数码管段排列如下图：图1 七段数码管段排列七段数码管从内部接线上分共阳和共阴两种：如图2所示，左为共阴，右为共阳。
在电路设计时应根据情况决定采用共阳或共阴，开发板上采用的是共阴的，即：低电平亮。
图2 七段数码管内部接线类型其控制方法为扫描式，如图3所示，若要控制左边第一个七段数码管输出“2”的字型，可以先输出“11011010”到CA~DP，然后输出“0111”到A1至A4 即可。
A1 A2 A3 A4图3 显示数字“2”3 实验仪器1.XUP(FPGA:spartan3S400AN)实验开发板2.安装ISE软件的电脑4 实验主要操作步骤4.1 实验设计思想实验采用分层次设计的方法，用硬件描述语言分别实现计数器计时和LED 七段数码管显示功能模块，具体方法如下：1. 通过ISE开发工具，新建3个模块，分别为计数器计时模块，LED七段数码管显示模块和计时器暂停启动控制模块。
2. 计数器计时模块：每一个时钟周期到来时判断秒使能信号是否为1，即是否计数了1秒钟的时间，若是则逐步判断分钟十位、分钟个位、秒钟十位和秒钟个位计数器是否需要进位和归零，以及加1操作。
PLD课程设计报告-- 交通灯控制器设计
PLD课程设计报告-- 交通灯控制器设计洛阳理工学院课程设计报告课程名称PLD原理与应用设计题目交通灯控制器设计专业通信工程班级学号姓名完成日期2012.12.23课程设计任务书设计题目：交通灯控制器设计设计内容与要求：通过采用VHDL 语言对交通灯控制器的设计,使交通灯控制电路用数字信号自动控制十字路口两组红、黄、绿交通灯的状态转换的方法,指挥各种车辆和行人安全通行,实现十字路口交通管理的自动化。
绿灯亮时，准许车辆通行，但转弯的车辆不得妨碍被放行的直行车辆、行人通行，黄灯亮时，已越过停止线的车辆可以继续通行，红灯亮时，禁止车辆通行。
指导教师：吕治国2012年12 月23 日课程设计评语成绩：指导教师：_______________年月日一、设计背景随着我国城市化建设的发展，越来越多的新兴城市的出现，使得城市的交通成为了一个主要的问题。
同时随着我国经济的稳步发展，人民的生活水平日渐提高，越来越多的汽车进入寻常老百姓的家庭，再加上政府大力发展的公交、出租车，车辆越来越多了。
这不仅要求道路要越来越宽阔，而且要求有新的交通管理模式的出台。
旧有的交通控制系统的弊病和人们越来越高的要求激化了矛盾，使原来不太突出的交通问题被提上了日程。
现在有关部门愈来愈多的注重在交通管理中引进自动化、智能化技术，比如“电子警察”、自适应交通信号灯以及耗资巨大的交通指挥控制系统等。
随着经济的发展和社会的进步，道路交通已愈来愈成为社会活动的重要组成部分。
对交通的管控能力，也就从一个侧面体现了这个国家对整个社会的管理控制能力，因此各国都很重视用各种高科技手段来强化对交通的管控能力。
为了确保十字路口的行人和车辆顺利，畅通的通过，往往采用电子控制的交通信号来进行指挥。
而利用PLD技术来设计交通灯来完成这个需求就显的更加迫切，同样也是非常的实用和合理。
二、设计目标通过采用VHDL 语言对交通灯控制器的设计,使交通灯控制电路用数字信号自动控制十字路口两组红、黄、绿交通灯的状态转换的方法,指挥各种车辆和行人安全通行,实现十字路口交通管理的自动化。
PLD与数字系统设计实验报告
PLD与数字系统设计实验报告A组实验四：数字密码锁1 实验要求使用Xilinx公司的Spartan3S 400AN开发板上的相关模块，利用ISE开发软件完成数字密码锁的设计，要求实现如下功能：利用实验板上的4×3小键盘，设计4位密码锁，当输入密码正确时，在液晶屏上显示“OK”，否则，显示“ERROR”，在输入过程中，显示输入的数据个数，当有错误的输入时，显示“ERROR”，当全部输入正确时，才显示OK。
2 实验原理2.1 4×3数字键盘数字键盘又叫行列式键盘。
用带IO口的线组成行列结构，按键设置在行列的交点上。
例如用4×3的行列式结构可以构成12个键的键盘。
实验中所用到的数字键盘原理如图1所示。
图1 4×3数字键盘例如设置此模块的列为输入端口，行为输出端口。
那么在按下某一个键时，该键所在的开关接通，由输入端口向输出端口输出一个有效电平，继而触发其他模块。
2.2 LCD液晶显示模块开发板上使用的是无字库的12864LCD显示器，12864LCD显示模块是由128*64个液晶显示点组成的一个128列*64行的阵列。
每个显示点对应一位二进制数，1表示亮，0表示灭（但实验所用开发板上该模块实际是低电平表示亮、高电平表示灭）。
存储这些点阵信息的RAM称为显示数据存储器。
以下是关于显示屏的一些参数：图2 128*64 LCD控制器结构框图图3 128*64时序图图4 指令功能表图5 初始化指令流程要显示某个图形就是将相应的点阵信息写入到相应的存储单元中。
图形的点阵信息可以由自己设计也可借助字模软件，问题的关键就是显示点在液晶屏上的位置（行和列）与其在存储器中的地址之间的关系。
由于多数液晶显示模块的驱动电路是由一片行驱动器和两片列驱动器构成，所以12864液晶屏实际上是由左右两块独立的64*64液晶屏拼接而成，每半屏有一个512*8 bits显示数据RAM。
左右半屏驱动电路及存储器分别由片选信号CS1和CS2选择。
pld课程设计
pld课程设计一、教学目标本课程的教学目标是使学生掌握XX学科的基本概念、原理和方法，能够运用所学知识解决实际问题。
具体包括：1.知识目标：学生能够掌握XX学科的基本知识，了解相关领域的最新进展。
2.技能目标：学生能够运用所学知识进行问题分析、方案设计和实践操作。
3.情感态度价值观目标：培养学生对XX学科的兴趣和热情，增强社会责任感，培养团队合作精神。
二、教学内容根据课程目标，本课程的教学内容主要包括：1.XX学科的基本概念、原理和方法的讲解和应用。
2.相关领域的最新进展的介绍和讨论。
3.实际问题的分析和解决方案的设计。
三、教学方法为了实现课程目标，本课程将采用多种教学方法，如讲授法、讨论法、案例分析法、实验法等。
具体方法的选择和运用将根据教学内容和学生的实际情况进行。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备适当的教学资源，包括教材、参考书、多媒体资料、实验设备等。
五、教学评估本课程的评估方式包括平时表现、作业、考试等。
评估方式应客观、公正，能够全面反映学生的学习成果。
具体包括：1.平时表现：通过课堂参与、提问、讨论等方式评估学生的学习态度和参与度。
2.作业：布置适量的作业，评估学生的理解和应用能力。
3.考试：定期进行考试，评估学生对知识的掌握和运用能力。
六、教学安排本课程的教学安排如下：1.教学进度：按照教材的章节和教学大纲进行教学，确保在有限的时间内完成教学任务。
2.教学时间：安排合理的课堂时间，考虑到学生的作息时间和兴趣爱好。
3.教学地点：选择适合教学的教室或实验室，提供良好的学习环境。
七、差异化教学根据学生的不同学习风格、兴趣和能力水平，本课程将设计差异化的教学活动和评估方式，以满足不同学生的学习需求。
具体包括：1.教学活动：提供多样化的教学活动，如小组讨论、实验操作、案例分析等，以适应不同学生的学习风格和兴趣。
2.评估方式：根据学生的能力水平，设计不同难度的作业和考试题目，以公平评估学生的学习成果。
数字系统设计与PLD应用答案
A BC(余)D(商)(1)算法模型(2)数据处理单元(框图)A B CR流水线操作结构：T S1=18*100+(256-1)*100=2.73*104(ns) 顺序算法结构：T S2=256*18*100=4.608*105(ns) 显然流水线操作时间短。
（若系统输入数据流的待处理数据元素为m 个，每一元素运算共计L 段，每段历经时间为Δ，则流水线操作算法结构共需运算时间为：T=L ·Δ+(m-1) Δ而顺序算法（或并行算法）结构所需运行时间为：m ·L ·Δ） 2.30、(1).DFF 状态编码A —000B —001C —010D —011E —100001101100010---XQ 1Q 0Q 201001101100100---XQ 1Q 0Q 20100110110000---Q 1Q 0Q 201D 2D 1D 0ZZ输出：XSETOU DOUT COUT BOUT AOUT QQ Q QQ QQQ QQQ Q QQ Q1212121212=====（2）“一对一”状态分配Q Q Q Q QE D C B A 4321-----次态表：激励方程：XZ XZ ZXX Z QQ D Q D QQ D QD Q Q QD 43413212142+==+==++=输出：X SETOU DOUT COUT BOUT AOUT Q Q Q Q Q=====3.2、试给出一位全减器的算法描述和数据流描述x—被减数y—减数bi—低位向本位的借位d—差bo—本位向高位的借位LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY full_sub ISPORT(x, y,bi : IN Std_Logic;d,bo : OUT Std_Logic);END full_sub;算法描述：ARICHITECTURE alg_fs OF full_sub ISBIGINPROCESS(x,y,bi)BEGINIF (x=…0‟ AND y=…0‟ AND bi=…0‟ OR x=…1‟ AND y=…0‟AND bi=…1‟ OR x=…1‟ AND y=…1‟ AND bi=…0‟ ) THENbo<=…0'; d<=…0‟;ELSIF (x=…1‟ AND y=…0‟ AND bi=…0‟ ) THENbo<=…0'; d<=…1‟;ELSIF (x=…0‟ AND y=…1‟ AND bi=…1‟ ) THENbo<=…1'; d<=…0‟;ELSEbo<=…1'; d<=…1‟;END IF;END PROCESS c1;END alg_fs;数据流描述：（d=x⊕y⊕bi bo=x’y+x’bi+ybi）ARICHITECTURE dataflow_fs OF full_sub ISBEGINd<=x XOR y XOR bi;bo<=(NOT x AND y) OR (NOT x AND bi)OR (y AND bi);END dataflow_ha;3.4、(1).十进制-BCD码编码器，输入、输出均为低电平有效。
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PLD数字系统课程设计
设计题目1：基于Verilog HDL的数字秒表设计
一、设计目的
1、掌握Verilog HDL用于数字逻辑系统的设计技术和方法；
2、掌握CPLD/FPGA器件的应用方法；
3、学习掌握EDA综合开发环境（如ALTERA公司的Quartus II等）下进行设计、仿真、
综合、下载及调试的方法。
二、设计任务
1、设计用于体育比赛用的数字秒表，要求
⑴计时精度应大于1/100秒，计时器能显示1/100秒的时间；
⑵计时器的最长计时时间为1小时，为此需要一个6位的显示器，显示的最长时间
为59分59.99秒。
2、设置有复位和启/停开关，要求
⑴复位开关用来使计时器清零，并做好计时准备；
⑵启/停开关的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时
器开始计时，再按一下启/停开关，计时中止。
3、采用Verilog HDL语言设计符合上述功能要求的数字秒表。
三、设计步骤
1、制定设计方案（如采用层次化设计方法设计等）；
2、根据设计方案，编写Verilog HDL源文件；
3、对所作设计进行功能仿真，通过有关波形确认设计是否正确；
4、完成全部设计后，通过实验箱下载验证课题设计的正确性。
四、课程设计报告要求
1、设计目的、任务；
2、设计步骤；
3、Verilog HDL源代码；
4、记录综合、仿真、调试过程及结果；
5、总结所做设计及设计方法。
五、时间安排
第19～20周
六、考核方法
该课程设计成绩由三部分组成，即平时、测试及报告成绩，占20％，40%，40%。
设计题目2：基于Verilog HDL的A/D采样控制电路设计
一、设计目的
1、掌握Verilog HDL用于数字逻辑系统的设计技术和方法；
2、掌握CPLD/FPGA器件的应用方法；
3、学习掌握EDA综合开发环境（如ALTERA公司的Quartus II等）下进行设计、仿真、
综合、下载及调试的方法。
二、设计任务
1、用状态机设计A/D转换器ADC0809的采样控制电路，并在数码管上显示转换结果；
2、设置有复位和启动/保持开关，要求
⑴复位开关用来使A/D转换器复位，并做好A/D转换准备；
⑵启动/保持开关用来控制A/D转换器开始连续转换或停止转换保持结果，即按一下
启动/保持开关，启动A/D转换器开始转换，再按一下启/停开关，停止转换并保
持结果。
3、采用Verilog HDL语言设计符合上述功能要求的控制电路。
三、设计步骤
1、掌握A/D转换器ADC0809的工作原理及时序；
2、画出ADC0809的状态转换图；
3、采用状态机方法编写Verilog HDL源文件；
4、对所作设计进行功能仿真，通过有关波形确认设计是否正确；
5、完成全部设计后，通过实验箱下载验证课题设计的正确性。
四、课程设计报告要求
1、设计目的、任务；
2、设计步骤；
3、Verilog HDL源代码；
4、记录综合、仿真、调试过程及结果；
5、总结所做设计及设计方法。
五、时间安排
第19～20周
六、考核方法
该课程设计成绩由三部分组成，即平时、测试及报告成绩，占20％，40%，40%。