电子技术基础触发器及时序逻辑电路
电子技术基础-触发器和时序逻辑电路
常用集成边沿触发器有： 双JK边沿触发器：CT3112/4112、CT2108等。 单JK边沿触发器：CT2101/2102（下降沿触发）、CT1070（上 升沿触发）。
8.2.1 时序逻辑电路的概述
时序逻辑电路：含有具有记忆能力的存储器件，任何一个 时刻的输出状态不仅取决于当时的输入信号，还与电路的原状 态有关。
X1
Y1
Xn
组合逻辑电路
Ym
… …
… …
Q1
W1
存储电路
Qj
Wk
8.2.2 时序逻辑电路的分析 步骤：
（1）由逻辑图写出方程式（时钟方程、输出方程、 驱动方程、状态方程）。 （2）列写状态转换真值表。
3.有记忆功能：在无外来触发信号作用时， 电路将保持原状态不变。
4.有计数功能：来一个计数脉冲，电路翻转 一次，计数一次。
5.缺点:计数时存在空翻问题。
8.1.3 JK触发器
一种功能完善，应用极广泛的电路。 Q Q
1.电路组成
两个可控 RS触发器通过一源自从触发器个非门(反相器)相连,分别称
SCR
主触发器和从触发器。
111
0
111
000
1
(6)状态图
(7)时序图
2.异步时序电路分析举例
例8.5 图示为74LS290主体电路，试分析这部分电路的逻 辑功能。
[解] (1)三个异步触发的下降延JK触 发器：CPB控制FF0的CP，Q1控 制FF1的CP，Q2控制FF2的CP。
《电工电子技术》课件——触发器
01
02
TTL 维持阻塞 D 触发器（通 常上升沿触发）
TTL 边沿 JK 触发器（通常 下降沿触发）
03
CMOS 边沿 D 触发器和边沿 JK 触发器（通 常上升沿触发）
（二） 边沿 JK 触发器
CP 触发的边沿 JK 触发器 具有异步端的边沿 JK 触发器
可知，边沿 JK 触发器的特性方程：Q n1 JQ n KQ n
特性表：触发器次态与输入信号和电路原有状态之间关系。
次态：触发器在输 入信号变化后的状 态，用 Qn+1 表示。
现态：触发器在输 入信号变化前的状 态，用 Qn 表示。
RD SD Qn Qn+1 000×
001×
说明 状态不定
010 0
011 0
置0
100 1
101 1
置1
110 0 1 1 1 1 保持原状态不变
边沿触发器小结：
4. 边沿触发器的逻辑功能和特性方程与同步触发器 的相同，但由于触发方式不一样，因此，它们的逻 辑功能和特性方程成立的时间不同。边沿触发器的 逻辑功能和特性方程只在时钟的上升沿（或下降沿） 成立。
Qn+1 0
1 0 ××
1
0 0 × × 不定态
1 1 0×
Qn
1 1 1×
Qn
11↑0
0
11↑1
1
可得， D 触发器的特性方程：Qn＋1＝D
说明 异步置 0 异步置 1 禁用
保持
CP 时 Qn+1 = D
例：设触发器初态为 0 ，试对应输入波形画出 Q1、Q2 的波形。
D
1D
CP
C1
(a)
S
CP
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
第11章触发器和时序逻辑电路
第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.
电子技术基础第7章时序逻辑电路课件
7.2 防止空翻的触发器
7.2.1 主从型JK触发器
3.主从触发器的一次翻转问题 由于主从JK触发器存在“一次变化”问题，在CP脉冲为高电平期间，如果JK端出现 一定宽度的正向干扰。因此，在使用主从JK触发器时，一般要求在CP=1期间，JK的状态 保持不变;若需要改变J、K的状态，应在CP=0期间进行。
2.集成D触发器
D触发器74HC74
7.3 集成触发器
7.3.2 触发器的时间参数
1.最高时钟频率fmax 2.传输延迟时间 3.建立时间tset 4.保持时间th
7.4 二进制计数器 7.4.1 异步二进制计数器
1.异步二进制加法计数器
异步二进制加法计数器原理图
7.4 二进制计数器 7.4.1 异步二进制计数器
7.2 防止空翻的触发器 7.2.2 边沿触发器
2.负边沿JK触发器 （1）电路组成及逻辑符号
负边沿JK触发器
7.2 防止空翻的触发器
7.2.2 边沿触发器 2.负边沿JK触发器 （2）逻辑功能 触发器输出状态的变化发生在CP的下降沿，而次态输出仅取决于CP下降沿到达时到
J、K的状态，时钟的其他时间J、K值都可以变化，因而它的抗干扰能力强。
7.2 防止空翻的触发器 7.2.2 边沿触发器
3.T触发器 把JK触发器的两个输入端J、K接在一起成为一个输入端，并称之为T输入端，就构成 了T触发器
T触发器
7.3 集成触发器 7.3.1 集成触发器的品种和类型
1.集成JK触发器
JK触发器HC76
7.3 集成触发器 7.3.1 集成触发器的品种和类型
4.扭环计数器
扭环计数器
7.5 十进制计数器 7.5.1 同步十进制加法计数器
触发器、时序逻辑电路
第12 章习题12-1填空题1. 数字电路分为组合逻辑和时序逻辑两大类。
2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。
触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。
3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。
4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。
5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。
6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。
7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用字数×位数来表示。
字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和双向移位寄存器。
9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。
10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。
输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。
11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。
12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
触发器和时序逻辑电路
Q
.
& G1
.
& G2
1 SD
被封锁
1
& G3
1
& G4 0 被封锁 R C
章目录 返回
RD1
R，S 输入状态 不起作用。 触发器状态不变
S
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当C=1时 触发器状态由R，S 输入状态决定。
Q
Q
.
& G1
.
& G2
触发器的翻转 1 SD 时刻受C控制 （C高电平时 打开 & G 3 翻转），而触 发器的状态由 R，S的状态决页
22.1.1 R－S 触发器
1. 基本 R－S 触发器 两互补输出端 正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1‖ 态；反之为“0‖ 态。 Q Q
.
& G1 SD 两输入端
.
反馈线
& G2
RD
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Q
.1
& G2
触发器置“0‖
1
& G3
0 RD 1
& G4 1
触发器置“1‖
S0
C
R1
章目录 返回 上一页 下一页
(4) S =1, R= 1
Q=0 1 Q
若先翻
Q 1 Q=1
.
& G1 1 1
. 若先翻
& G2
当时钟由 1变 0 后 触发器状态不定
1 SD
0 1
0 RD 1 1
& G3
& G4
S1
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触发器和时序逻辑电路
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
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(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
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返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
大家网：
14.1 双稳态触发器
14.1.1 RS 触发器
《电工与电子技术》考试【 触发器和时序逻辑电路】题目类型【问答题】难度【易】
为什么触发器能寄存0或1？
答案：
因为
问题【3】删除修改
基本RS触发器、钟控触发器和边沿触发器在什么时候会因为干扰而可能产生误动作？
答案：
基本RS触发器在任何时候都会受干扰而产生误触发；钟控触发器在CP脉冲高电平期间会因干扰而误触发；而边沿触发器只有在CP脉冲上升沿或是下降沿时才会受干扰产生误触发。
问题【4】删除修改
触发器的逻辑功能有哪几种描述方法？
答案：
触发器的逻辑功能的描述方法有：真值表法；逻辑函数表达式；真值表法；波形图法和状态转换图法等5种。
问题【5】删除修改
钟控触发器的电路结构型式，逻辑功能及触发方式三者之间有什么关系？逻辑功能相同的触发器，触发方式是否相同？
答案：
电路结构不同，逻辑功能和触发器方式便可能不同。但同一种逻辑功能的触发器，可以采用不同的电路结构，便有不同的触发方式。因此，逻辑功能相同的触发器，触发方式不一定相同。
问题【9】删除修改
什么是并行输入、串行输入、并行输出、串行输出？
答案：
并行输入，即当寄存指令来到时，待寄存的各位数据同时存放到各位触发器；串行输入，即在移位脉冲的作用下，待存数据逐位向左或向右移入各触发器；并行输出，即当取指指令来到时，被存放的数据同时在各位触发器的输出端取出；串行输出，即在移位脉冲的作用下，被存数据由最高位或最低位逐位取出。
问题【10】删除修改
什么是异步计数器，什么是同步计数器两者有什么区别？
答案：
异步计数器，即计数脉冲不是同时加到各位触发器的C端，因此各位触发器的翻转有先后次序，即是异步的。同步计数器，即计数脉冲是同时加到各位触发器的C端，因此各位触发器的翻转和计数脉冲同步。同步计数器运算速度快，可靠性高。而异步计数器不仅运算速度慢，而且可能产生误码，如由状态“0111”变到“1000”的过程实际上是111→0110→0100→0000→1000。同步计数器则在同一时刻由0111→1000。
数字电子技术基础4
0 1 0 1
0 1 1 0
每输入一个脉 冲，输出状态 改变一次
T＝1时， 翻转。
Q n1 Q n
如果将T恒接高电平，就构成了一种特殊的触发器T’，它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力，希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里，重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意：在CP的一个变化周期中，触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效； 2)表中*表示：若 R、S 端同时触发， 则在CP回到0后,输出状态不定； 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中，如果要求某些触发器在同一时刻动作，就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号，或时钟信号， 或时钟脉冲，简称时钟，用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意：用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行，否则在SD、RD 返回高电平以后，无法保存预置 的状态。
二. 动作特点
触发器-时序逻辑电路实验报告
1实验报告课程名称：数字电子技术基础实验 指导老师：樊伟敏实验名称：触发器应用实验实验类型：设计类 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤五、实验数据记录和处理 六、实验结果与分析（必填）七、讨论、心得一、实验目的1. 加深理解各触发器的逻辑功能，掌握各类触发器功能的转换方法。
2. 熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。
3. 掌握集成J-K 触发器和D 触发器逻辑功能的测试方法。
4. 学习用J-K 触发器和D 触发器构成简单的时序电路的方法。
5. 进一步掌握用双踪示波器测量多个波形的方法。
二、主要仪器与设备实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D 触发器）、74LS107（双J —K 触发器），GOS-6051 型示波器，导线，SDZ-2 实验箱。
三、实验内容和原理 1、D →J-K 的转换实验①设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：nn Q Q J =D K +。
②仿真与实验电路图：仿真电路图如图1所示。
操作时时钟接秒信号，便于观察。
图1实验名称：触发器应用实验 姓名： 学号： 2③实验结果：2、D 触发器转换为T ’触发器实验①设计过程：D 触发器和T ’触发器的次态方程如下：D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。
②仿真与实验电路图：仿真电路图如图2 所示。
操作时时钟接秒信号。
③实验结果：发光二极管按时钟频率闪动，状态来回翻转。
3、J-K →D 的转换实验。
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
矚慫润厲钐瘗睞枥庑赖。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK 触发器的输入端CP 、J 和K 的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
聞創沟燴鐺險爱氇谴净。
图8-35 习题8.3图解：根据主从JK 触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：图所示：习题8.3输出端Ｑ的波形图的波形图8.4 已知各触发器和它的输入脉冲CP 的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q 端的波形。
残骛楼諍锩瀨濟溆塹籟。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发酽锕极額閉镇桧猪訣锥。
（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发下降沿触发（ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J nＱ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发，上升沿触发（ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝nＱ，下降沿触发，，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
电工电子技术基础知识点详解11-1--思政引例
第11章触发器和时序逻辑电路思政引例非学无以广才，非志无以成学——诸葛亮毒肿瘤治疗的机械触发器触发器（Flip-Flop，FF）是一种应用在数字电路上具有记忆功能的时序逻辑组件，可记录二进制数字“0”和“1”。
触发器工作是要处理输入信号、输出信号和时钟频率之间相互影响，要在时钟脉冲信号来到时才会被“触发”而动作，“触发器”名称由此而来。
触发器是构成时序逻辑电路以及各种数字系统基本逻辑单元，是由逻辑门电路组合而成，其结构大多由RS触发器派生而来。
近年来，随着脉冲技术迅速发展，触发器广泛应用于数字信号的产生、变换、存储等方面。
由触发器构成寄存器和计数器等时序逻辑器件，在通信、雷达、电子计算机、遥控、遥测等各个领域都发挥着极其重要的作用。
数字逻辑电路分为两大类：一类是组合逻辑电路，即电路中任一时刻的输出信号仅取决于该时刻电路输入信号，而与电路的原状态无关。
另一类是时序逻辑电路，即电路在任一时刻的输出信号不仅取决于该时刻电路的输入信号，而且还决定于电路原来的状态。
也就是说，时序逻辑电路具有记忆功能，这是时序逻辑电路与组合逻辑电路的本质区别。
在数字系统中，需要保存一些数据和运算结果，因此需要具有记忆功能电路，例如，计数器、寄存器电路。
触发器作为基本单元构成时序逻辑电路，时序逻辑电路具有记忆功能。
本章从构成时序逻辑电路基本单元电路---触发器结构出发，介绍几种常用触发器工作原理、逻辑功能及其动作特点。
通过举例分析寄存器、计数器电路的工作原理及逻辑功能介绍时序逻辑电路分析方法。
最后，简介计数器芯片功能和应用。
注意理解RS触发器、K触发器和D触发器逻辑符号和逻辑功能，弄清触发器在什么条件下改变状态（翻转）以及在什么时刻翻转。
了解数码寄存器和移位寄存器及二进制计数器和二一十进制计数器的工作原理。
第12章 触发器与时序逻辑电路
数字电子技术
基本RS触发器是由输入信号直接控制触发器的输出状态。也 就是说R或S的到来，基本RS触发器将随之翻转，这在实际应用 中会有许多不便，尤其在时间关系上难以控制，弄不好会在各触 发器的状态转换关系上造成错乱。在实际工作中，常常要求某些 触发器按照一定的频率协调同步动作，为此我们希望有一种这样 的触发器，它们在一个称为时钟脉冲信号CP的控制下翻转，没有 CP就不翻转，CP来到后才翻转。以保证触发器在同步时刻到来 时才由输入信号控制输出状态。我们把这个控制脉冲信号称为时 钟脉冲CP（Clock Pulse），此时触发器的输出状态就由时钟脉 冲CP和输入信号共同决定。 这种由时钟脉冲和输入信号共同决定输出状态的触发器，称 为同步触发器或时钟触发器。同步RS触发器是其中最基本的一种 电路结构。
数字电子技术
基本RS触发器是触发器电路的基本结构形式，是构成其它类 型触发器的基础。从内部结构看，可分为由与非门组成的基本RS 触发器和或非门组成的基本RS触发器两种。
12.1.1 由与非门组成的基本RS触发器
1．电路结构及逻辑符号 由与非门组成的基本RS触发器内部电路结构及逻辑符号如图 12.1所示，它由两个与非门相互交叉耦合而成。有两个信号输入 端和，一般情况下，字母上的“非”表示低电平有效；有两个输 出端Q和，正常情况下，二者是相反的逻辑状态。这里所加的输 入信号（低电平）称为触发信号，由它们导致的转换过程称为翻 转。由于这里的触发信号是电平，因此这种触发器称为电平控制 触发器。
数字电子技术 综上所述，基本RS触发器具有复位（Q =0）、臵位（Q =1）、保持原状态三种功能，R为复位输入端，S为臵位输入端， 可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 其缺点是由于输入信号直接控制触发器的输出状态，虽然电 路结构简单，但电路的抗干扰能力差；另外输入端R和S之间有约 束，限制了触发器的使用。
电子技术习题解答.第8章.触发器和时序逻辑电路及其应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
常用的时序逻辑电路
常用的时序逻辑电路时序逻辑电路是数字电路中一类重要的电路，它根据输入信号的顺序和时序关系，产生对应的输出信号。
时序逻辑电路主要应用于计时、控制、存储等领域。
本文将介绍几种常用的时序逻辑电路。
一、触发器触发器是一种常见的时序逻辑电路，它具有两个稳态，即SET和RESET。
触发器接受输入信号，并根据输入信号的变化产生对应的输出。
触发器有很多种类型，常见的有SR触发器、D触发器、JK 触发器等。
触发器在存储、计数、控制等方面有广泛的应用。
二、时序计数器时序计数器是一种能按照一定顺序计数的电路，它根据时钟信号和控制信号进行计数。
时序计数器的输出通常是一个二进制数，用于驱动其他电路的工作。
时序计数器有很多种类型，包括二进制计数器、BCD计数器、进位计数器等。
时序计数器在计时、频率分频、序列生成等方面有广泛的应用。
三、时序比较器时序比较器是一种能够比较两个信号的大小关系的电路。
它接受两个输入信号，并根据输入信号的大小关系产生对应的输出信号。
时序比较器通常用于判断两个信号的相等性、大小关系等。
常见的时序比较器有两位比较器、四位比较器等。
四、时序多路选择器时序多路选择器是一种能够根据控制信号选择不同输入信号的电路。
它接受多个输入信号和一个控制信号，并根据控制信号的不同选择对应的输入信号作为输出。
时序多路选择器常用于多路数据选择、时序控制等方面。
五、时序移位寄存器时序移位寄存器是一种能够将数据按照一定规律进行移位的电路。
它接受输入信号和时钟信号，并根据时钟信号的变化将输入信号进行移位。
时序移位寄存器常用于数据存储、数据传输等方面。
常见的时序移位寄存器有移位寄存器、移位计数器等。
六、状态机状态机是一种能够根据输入信号和当前状态产生下一个状态的电路。
它由状态寄存器和状态转移逻辑电路组成，能够实现复杂的状态转移和控制。
状态机常用于序列识别、控制逻辑等方面。
以上是几种常用的时序逻辑电路，它们在数字电路设计中起着重要的作用。
触发器和时序逻辑电路
第16章触发器和时序逻辑电路16.1 概述组合电路和时序电路是数字电路的两大类。
门电路是组合电路的基本单元；触发器是时序电路的基本单元。
一、触发器的基本特性和作用1．基本特性（1)有两个稳定状态(简称稳态)，正好用来表示逻辑 0 和 1。
（2）在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻转)。
输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。
2．触发器的作用触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。
而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。
二、触发器的类型触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
三、触发器逻辑功能的描述方法主要有特性表、特性方程、驱动表 (又称激励表)、状态转换图和波形图 (又称时序图)等。
16.2 触发器的基本形式一、基本RS触发器1．电路及符号图基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与Q是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，Q=0，称为置位状态（“1”态）；另一个状态是Q=0，Q=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（D S）和直接复位端“0”端（DR）。
2．基本RS触发器输出与输入的逻辑关系：1）D S=1，DR=0所谓D S=1，就是将D S端保持高电位；而DR=0，就是在DR端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，Q=0。
这时“与非”门G2有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
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教案用纸§8-1 触发器触发器是具有记忆功能、可以存储数字信息的最常用的一种基本单元电路，用它可以构成不同功能的时序逻辑电路，如寄存器和计数器等。
触发器具有记忆功能，在某一时刻的输出不仅取决于此时的输入，还与原来的状态有关。
能够存储一位二进制数的基本单元电路称为触发器。
触发器必须具有以下基本特点： （1）有两个稳定的工作状态，即“0”和“1”；（2）在适当信号的作用下，两种稳定状态可以相互转换； （3）在输入信号消失后，能将获得的新状态保持下来。
触发器的种类很多，目前大量使用的集成触发器，但它们都是在基本RS 触发器的基础上发展起来的。
一、RS 触发器 1．基本RS 触发器（1）电路组成与逻辑符号基本RS 触发器由两个与非门交叉连接而成，如图8-1所示。
电路有两个输入端D R 、D S 和两个输出端Q 、Q 。
正常工作时，Q 和Q 总是互补状态。
该电路有两个稳定状态，一个是Q =0、Q =1时，称为触发器的“0”状态，另一个是Q =1、Q =0时称为触发器的1状态。
利用这两个状态就可以存储一位二进制数码“0”或“1”图8-1 基本RS 触发器的逻辑电路与逻辑符号（2）工作原理当D R =0、D S =1时，与非门G1的输入有“0”，故Q =1，从而与非门G2的输入为全“1”，故Q =0，所以触发器处于“0”状态，与触发器的原状态无关，称为直接复位端。
当D R =1、D S =0时，与非门G2的输入端因有“0”，故Q =1，而此时与非门G1的输入端为全“1”，故Q =0，所以触发器处于“1”状态，也与触发器原来的状态无关，称为直接置位端。
当D R =D S =1时，若触发器原来状态为“0”，与非门G1的输入有“0”，输出Q =1，此时Q =0，即触发器保持原来的状态“0”不变；若触发器原状态为“1”，与非门G2的输入为有“0”，输出Q =1，此时Q =0，即触发器也保持原状态“1”不变。
所以，不管触发器的原状态如何，触发器都将保持原状态不变。
当D R =D S =0时，与非门G1和G2的输出均为“1”，即Q =Q =1，这不符合基本RS 触发器的要求，这种情况应禁止出现。
（3）逻辑功能基本RS 触发器的逻辑功能可用简化的真值表来描述，见表8-1。
表8-1 基本RS 触发器的简化真值表由表可见，基本RS 触发器有两个稳定状态“0”和“1”，当外加触发脉冲时，可以使触发器的状态置“0”、置“1”或保持原状态。
插入例子巩固触发器功能例8-1。
教案用纸§8-1 触发器2．同步RS触发器在数字系统中，一般包含多个触发器，常常需要各触发器按一定的节拍同步动作，以取得系统的协调。
为此引入一个同步信号去控制，称为时钟脉冲信号，简称同步信号，用CP表示。
受时钟控制的触发器称为同步触发器或钟控触发器。
（1）电路组成与逻辑符号同步RS触发器的逻辑电路图如图8-4所示。
图中除了有一个基本RS触发器外，还增加了两个与非门G3和G4作为控制门。
图中和分别为异步置“0”和异步置“1”端，在时钟脉冲工作前，预先使触发器处于某一给定状态，在时钟脉冲工作过程中，不受时钟脉冲CP的控制。
图8-4 同步RS触发器的逻辑电路与逻辑符号（2）逻辑功能与基本RS触发器的分析方法类似，当CP=0时，与非门G3、G4被封锁，不管R、S端输入什么信号，G3、G4的输出都为“1”，触发器保持原状态；当CP=1时，与非门G3、G4打开，输入信号R、S反相后被送到基本RS触发器的输入端，触发器按输入R和S的不同状态组合得到相应的输出状态，其逻辑功能见真值表8-2。
表8-2 同步RS触发器的简化真值表结合例8-2分析同步RS触发器的逻辑功能。
教案用纸§8-1 触发器二、其他类型的触发器在基本RS触发器和同步RS触发器的基础上，还可用少许的门电路或通过简单连线，构成主从型的RS、JK、D和T等各种逻辑功能的触发器，但由于这种主从结构的触发器存在或多或少的缺点，所以，目前大多采用性能优良的边沿触发器。
边沿触发器有个显著的优点，就是只有在时钟脉冲CP的上升沿或下降沿的瞬间，触发器的新状态取决于此时刻的输入信号的状态，而其他时刻触发器均保持原状态不变。
这个特点大大提高了触发器的抗干扰能力。
表8-3列出了常用的JK、D和T等边沿触发器的逻辑符号和逻辑功能。
在表中各触发器的逻辑功能除了用简化真值表来表达以外，还用逻辑表达式——特征方程来表示，并指出了CP有效的时刻是上升沿还是下降沿。
可以看出，表中JK触发器的功能最齐全，既有置“0”、置“1”功能，还有“保持”“计数”功能。
计数，是记录时钟脉冲的个数，也可以叫“翻转”功能，因为每来一个CP，触发器的新状态就与原状态相反。
D触发器的新状态输出仅是延迟了的输入，换句话说，要让触发器置“0”，只需使输入信号D=“0”即可，同理可使触发器置“1”。
T触发器具有“保持”和“翻转”功能，即当T=0时保持，当T=1时翻转，新状态总是原状态的相反状态，也称为计数触发器。
可由JK触发器通过简单连线得到，如图8-6所示。
图8-6 由JK触发器构成的T触发器结合课本182页例子巩固以上触发器的知识。
三、集成触发器像集成门电路一样，触发器也有TTL 和CMOS 两种，如图8-10为集成边沿D 触发器74HC74的引脚图，其中包含2个功能完全相同的D 触发器，它们的逻辑功能与前述D 触发器完全一样。
图8-10 边沿D 触发器74HC74的外引脚图教案用纸§8-2 常用的时序逻辑电路一、寄存器能够暂时存放数据的逻辑部件称为寄存器。
一个触发器就是一个最简单的寄存器，它能存放1位二进制数码，N 位寄存器内包含N 个触发器。
寄存器由触发器和门电路组成，具有接收数据、存放数据和输出数据的功能。
只有在得到接收指令时，寄存器才能接收要寄存的数据。
按逻辑功能的不同，寄存器可分为数码寄存器和移位寄存器。
1．数码寄存器用来存放二进制数码的寄存器成为数码寄存器。
图8-11是由D 触发器构成的四位数码寄存器的逻辑电路图，D0~D4为四位数码输入端，Q0~Q3为四位数码输出端。
此外，该寄存器中每个触发器的复位端连在一起作为清零端D R ，各个触发器的时钟脉冲端也连在一起，作为接收数码的控制端。
该电路的工作原理如下：（1）清零：首先让D R =0，这时的输出为Q3Q2Q1Q0=0000；然后让D R =1，各触发器保持“0”状态不变。
（2）接收数码：当CP 下降沿到来时，接收来自各个触发器D 端的信号，若D3D2D1D0=1011，则此时各触发器的输出端就为各个D 端的信号，即为Q3Q2Q1Q0=1011，这时，若CP 下降沿消失，刚才的四位数码就存放在积存器中了。
由于寄存器能同时输入4位数码，同时输出4位数码，故又称为并行输入并行输出寄存器。
2．移位寄存器能将寄存器中所存放的数码在接收脉冲作用下逐位向左或向右移动的寄存器，称为移位寄存器。
它不仅有存放数码的功能，同时还具有移位的功能。
移位寄存器分为单向移位寄存器和双向移位寄存器。
（1）单向移位寄存器在移位脉冲的作用下，所存数码只能向某一方向（左或右）移动的寄存器叫单向移位寄存器。
图8-12是用D 触发器组成的4位左移寄存器，输入信号从最低位触发器FF0的输入端D0依次送入寄存器中，输出可从4个触发器的Q 端同时输出，也可从最高位触发器的Q3端依次输出。
图8-12 4位左移寄存器的逻辑电路图4位左移寄存器的工作过程如下：假设左移输入的串行数码为1011，首先使各个触发器清零，即让D R =0，得到输出Q3Q2Q1Q0=0000。
当第一个CP 上升沿到来时，第一位数码“1”送入D0端，使寄存器的输出状态Q3Q2Q1Q0=0001；第二个上升沿到来后，一方面，第二位数码“0”送入D0端；另一方面，刚才Q0端的“1”左移送入D1端，使得输出Q3Q2Q1Q0=0010。
如此进行下去，当第四个CP上升沿到来后，就有Q3Q2Q1Q0=1011。
这时在各触发器输出端同时输出信号，便可并行输出刚才的4位数码Q3Q2Q1Q0=1011。
若连续再来4个CP脉冲的上升沿，则可以从Q3端串行输出这4位数码1、0、1、1。
右移位积存器是将信号从最高位触发器的D端串行输入信号，从最低位触发器的Q0端串行输出信号的电路，工作原理与左移寄存器类似。
（2）双向移位寄存器双向移位寄存器同时具有左移与右移功能，它除了有左移和右移两个串行输入端外，还应有左移、右移控制器，用以控制它完成左移或右移操作。
74LS194是具有串行和并行输入、串行和并行输出的四位双向中规模集成移位寄存器，图8-13是它的引脚图。
教案用纸§8-2 常用的时序逻辑电路二、计数器计数器是由触发器和门电路组成的一种时序电路，它可以用来统计输入脉冲的个数（称为计数），还可以用来定时、分频或者进行数字运算等。
1．计数器的分类计数器的种类繁多，可按不同的分类标准进行分类。
（1）按照进位数制的不同，计数器可分为二进制计数器、十进制计数器和N进制计数器。
（2）按照技术过程中计数变化的趋势是增加还是减少，计数器可分为加法计数器、减法计数器和可逆计数器（既可作加法计数，又可作减法计数）。
（3）按照时钟脉冲引入的方式（或者计数器中个触发器翻转的次序），计数器可分为异步计数器和同步计数器。
同步计数器就是组成计数器的所有触发器共用一个时钟脉冲（该脉冲就是被计数的输入脉冲），使应该翻转的触发器在时钟脉冲的作用下同时翻转。
异步计数器中各级触发器的时钟并不都来源于计数脉冲，有的来源于其他触发器的输出端，因而各级触发器的状态转变不是同时进行，而是有先有后。
因而分析异步计数器时必须特别注意各级触发器的时钟信号，以确定其状态转变时刻。
2．异步计数器（1）异步二进制计数器异步三位二进制加法计数器的逻辑电路如图8-14所示。
它由三个JK触发器组成，个触发器的J、K端悬空（相当于J=K=1），则各触发器处于“计数”状态。
三个触发器中只有最低位的控制端C1接收计数脉冲CP，其他各级均是低位触发器的输出端Q接到高位触发器的C1端，即CP0=CP，CP1=Q0，CP2=Q1。
因此，只要低位触发器的状态从1变为0，其Q端产生的下降沿就使高一位触发器翻转。
异步三位二进制加法计数器的状态真值表如表8-6所示。
（2）异步十进制加法计数器由于人们日常生活、工作中更习惯于使用十进制计数，所以十进制计数器的使用非常广泛。
图8-27是一种异步十进制加法器的逻辑电路图。
其真值表见表8-7。
由于电子工艺技术的发展，人们制作出了许多集成计数器，74LS190就是一种中规模集成十进制可逆计数器，其外部引脚图如图8-18所示。
74LS190既可进行十进制加法计数，又可进行十进制减法计数。