EDA技术实用教程

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以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 以前节的cnt4.vhd为例讲述RTL级功能仿真过程： cnt4.vhd为例讲述RTL级功能仿真过程 （4）装载仿真模块和仿真库。 装载仿真模块和仿真库。
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图11-17 装载设计模块
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以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 以前节的cnt4.vhd为例讲述RTL级功能仿真过程： cnt4.vhd为例讲述RTL级功能仿真过程 （5）执行仿真。 执行仿真。
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
设定EDF文件为工程。 EDF文件为工程 6. 设定EDF文件为工程。 7. 选定EDF文件来源。 选定EDF文件来源。 EDF文件来源
图11-6 Synplify的 的 综合后门级电路图
VHDL标准数学程序包： IEEE 1076.2-1996。 标准数学程序包： 标准数学程序包 。
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ModelSim支持下列语言标准： 支持下列语言标准： 支持下列语言标准
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IEEE Verilog标准： IEEE 1364-’95。 标准： 标准 。
Verilog
IEEE Verilog2001标准：IEEE1364-2001（部分支持）。 标准： 标准 （部分支持）。 OVI Verilog LRM 2.0（大部分支持。OVI：Open Verilog International）。 （大部分支持。 ： ）。
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以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 以前节的cnt4.vhd为例讲述RTL级功能仿真过程： cnt4.vhd为例讲述RTL级功能仿真过程 （3）编译仿真文件。 编译仿真文件。
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图11-16 ModelSim编译时的提示信息 编译时的提示信息
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工具栏 按钮面板
菜单
状态栏
图11-2 Synplify Pro启动后界面 启动后界面
标签
Tc l 命 令 窗
项目浏览窗口
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
1. 输入设计
图11-3 Synplify新建 新建 项目对话框
PLI 1.0 （PLI：Programming Language Interface）。 ： ）。
VCD （Value Change Dump）。 ）。
Verilog
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ModelSim支持下列语言标准： 支持下列语言标准： 支持下列语言标准
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VITAL2.2b 和 VITAL’95 （IEEE 1076.4-1995）。 ）。
中作编译前设置。 （3）在ModelSim中作编译前设置。 ） 中作编译前设置 （4）仿真。 ）仿真。
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 文件。 （Standard Delay File）SDF2.1文件。仿真操作如下： ） 文件
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（3）编译库文件。 ）编译库文件。
图11-25 ModelSim的Compile HDL Source Files 对话框 的
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下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 文件。 （Standard Delay File）SDF2.1文件。仿真操作如下： ） 文件
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
2. 选择合适的目标器件
3. 综合前控制设置 4. 综合 5. 结果检测
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
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工具栏
命令窗口
工作区
图11-13 ModelSim的启动界面 的启动界面
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以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 以前节的cnt4.vhd为例讲述RTL级功能仿真过程： cnt4.vhd为例讲述RTL级功能仿真过程 2. 建立仿真工程项目
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ModelSim的 图11-14 ModelSim的 11Create Project对话框 对话框
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图11-10 选择适配目标器件对话框 淘花/百度专用
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Synplify与 Compiler的接口 11.3 Synplify与ispEXPERT Compiler的接口
（4）选定目标器件。 ）选定目标器件。 （5）引脚锁定。 ）引脚锁定。
图11-11 芯片引 脚锁定 对话框
ModelSim与MAX+plusII的接口 11.4 ModelSim与MAX+plusII的接口
ModelSim支持下列语言标准： 支持下列语言标准： 支持下列语言标准
IEEE VHDL’87和’93标准： IEEE Std. 1076-’87 & ‘93。 标准： 和 标准 。
VHDL
VHDL多值逻辑系统标准：IEEE 1164-1993。 多值逻辑系统标准： 多值逻辑系统标准 。
图11-4 Synplify的RTL 级原理图 的
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
图11-5 Synplify的综合后门级电路图 的综合后门级电路图
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【例11-1】 】 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 is port (d : in std_logic_vector (3 downto 0); ld, ce, clk, rst : in std_logic; q : out std_logic_vector (3 downto 0)); end cnt4; architecture behave of cnt4 is signal count : std_logic_vector (3 downto 0); begin process (clk, rst) begin if rst = '1' then count <= (others => '0'); elsif rising_edge(clk) then if ld = '1' then count <= d; elsif ce = '1' then count <= count + 1; end if; end if; end process; q <= count; end behave; 淘花/百度专用
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Compiler设置 设置。 （2）ispEXPERT Compiler设置。
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设定阅读Synplify的EDF文件 图11-9 设定阅读 的 文件
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Synplify与 Compiler的接口 11.3 Synplify与ispEXPERT Compiler的接口
文件。 （3）读入 ）读入EDIF文件。 文件
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第11章 11章 EDA工具软件接口 EDA工具软件接口
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11.1 EDA 软件接口流程
VHDL文本编辑 文本编辑 VHDL 仿真 1、行为仿真 、 2、功能仿真 、 3、时序仿真 、 VHDL文本编辑 文本编辑
综合
SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ………
输出文件设定。 （1）MAX+plusII输出文件设定。 ） 输出文件设定
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下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 文件。 （Standard Delay File）SDF2.1文件。仿真操作如下： ） 文件
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图11-19 ModelSim的波形观察窗 的波形观察窗
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ModelSim与MAX+plusII的接口 11.4 ModelSim与MAX+plusII的接口
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用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到 MAX+plusII对Cnt4.vhd进行综合和适配， 进行综合和适配 ModelSim的仿真环境中进行门级时序仿真 步骤如下： 的仿真环境中进行门级时序仿真。 ModelSim的仿真环境中进行门级时序仿真。步骤如下：
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（2）生成仿真文件。 ）生成仿真文件。
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图11-22 Compiler子窗口界面 子窗口界面
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用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到 MAX+plusII对Cnt4.vhd进行综合和适配， 进行综合和适配 ModelSim的仿真环境中进行门级时序仿真 步骤如下： 的仿真环境中进行门级时序仿真。 ModelSim的仿真环境中进行门级时序仿真。步骤如下：
编译前设置。 （1）MAX+plusII编译前设置。 ） 编译前设置
图11-20 ModelSim的Create Project对话框 的 对话框 淘花/百度专用
图11-21 输出网表文件设置
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编译前设置。 （1）MAX+plusII编译前设置。 ） 编译前设置
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图11-22 Compiler子窗口界面 子窗口界面
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Synplify与 Compiler的接口 11.3 Synplify与ispEXPERT Compiler的接口
（6）编译适配 ） （7）生成仿真文件。 ）生成仿真文件。 （8）编程下载。 ）编程下载。
图11-12 在系统编程下载窗口
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Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
8. 选定目标器件 9. 编译适配
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图11-7 Synplify 与Altera接口流程 接口流程
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Synplify与 Compiler的接口 11.3 Synplify与ispEXPERT Compiler的接口
VITAL
VITAL 2000。 2000。
SDF（Standard Delay Format，标准延迟格式） （ ，标准延迟格式）
SDF标准：SDF 1.0～3.0。 标准： 标准 ～ 。
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以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 以前节的cnt4.vhd为例讲述RTL级功能仿真过程： cnt4.vhd为例讲述RTL级功能仿真过程 （1）启动ModelSim 启动ModelSim
FPGA/CPLD 适配 结构综合器
逻辑综合器
FPGA/CPLD 器件和电路系统
FPGA/CPLD 编程下载
淘花/百度专用 图11-1 EDA工程接口流程 工程接口流程
时序与功能 门级仿真
Synplify与MAX+plusII的接口 11.2 Synplify与MAX+plusII的接口
1. 输入设计
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（2）建立 ）建立VITAL库。 库
建立VITAL库 图11-24 建立 库
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下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， 文件。 （Standard Delay File）SDF2.1文件。仿真操作如下： ） 文件
接口步骤如下： 接口步骤如下：
生成EDIF网表文件。 EDIF网表文件 （1）生成EDIF网表文件。
Compiler设置 设置。 （2）ispEXPERT Compiler设置。
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Compiler设置 设置。 （2）ispEXPERT Compiler设置。
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12Baidu Nhomakorabea
图11-8 建立新工程对话框 淘花/百度专用