EDA原理图输入设计方法
EDA设计流程
EDA设计流程
步骤：输入-->综合-->适配-->仿真-->编程(共5步)
1.Design Input常用原理图输入，HDL文本输入两种。
2.综合Synthesis a)从行为描述到结构描述（行为综合）。
b)RTL级转化到逻辑门级（可包括触发器），称
为逻辑综合。
c)从逻辑门表示转化到版图表示或转换到PLD
器件的配置网表表示，称为版图综合或结构综合。
3.适配fitter将综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件，如对CPLD而言是产生熔丝图文件，即JEDEC文件。
适配器产生文件:（适配器报告：它包括内部资源的利用情况，设计的布尔方程描述情况等，面向其他的EDA工具的输出文件；如EDIF 适配后的仿真模型：包括延时信息等。
器件编程文件：例，用于CPLD编程的JEDEC、POF
用于FPGA配置的SOF,JAM,BIT等文件
4.仿真simulation功能仿真和时序仿真（功能仿真不考虑信号延时；时序仿真指在选择了具体器件并完成了布局布线后进行的包含定时关系的仿真。
）
5.编程program适配后生成的编程文件装入到PLD器件中的过
程称为下载。
通常将对基于E2PROM工艺的非易失性结构PLD器件的下载称为编程（program）而将基于SDRAM工艺结构的PLD 器件的下载称为配置（configure）
编程需要满足一定的条件，如编程电压、编程时序和编程算法等。
编程方式：ISP在系统编程和用专用的编程器编程。
原理图输入设计方法第三讲
第三章 原理图输入设计方法
8×8无符号乘法器
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第三章 原理图输入设计方法
仿真波形
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第三章 原理图输入设计方法
8×8有符号乘法器
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第三章 原理图输入设计方法
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第三章 原理图输入设计方法
一、以实现乘法器为例
实现一个8×8的无符号数乘法器 思考：
1.输入8bit的被乘数和乘数 a[?]、b[?] a[7..0] b[7..0] 2.输出是 p[15..0] …bit的乘积？
1.调用lpm_mult兆功能块 2.设置参数
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第三章 原理图输入设计方法
仿真波形
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第三章 原理图输入设计方法
注意
兆功能块虽然使用方便,但比宏功能块 占用更多的资源. 以LPM_MULT乘法器为例,当设置为 88位无符号乘法器时,目标器件选择为 MAX7000S系列(CPLD)的AUTO能编译 通过.但设置为88位有符号乘法器时,编 译通不过,这时,目标器件选择为 FLEX10K系列(FPGA)的AUTO就能编译 通过.
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第三章 原理图输入设计方法
LPM_MULT必须设置的参数
《EDA技术》教学大纲
课程编号：04021144《EDA技术》课程教学大纲学时：48 学分：3一、教学大纲的说明1、授课对象：电子信息工程专业、四年制本科2、课程性质：专业方向类必修课3、任务及要求：电子设计自动化（EDA）是电子信息类专业的一门重要课程。
EDA是20世纪90年代初发展起来的新技术。
本课程的任务是使学生学习和掌握可编程逻辑器件、EDA开发系统软件以及硬件描述语言(VHDL)，为掌握EDA技术打下必要的基础；初步学会应用EDA技术解决一些简单的电子设计问题。
4、与其它课程的联系：先修课程：模拟电子技术、数字电子技术、Java语言与程序设计后续课程：电子系统设计二、教学大纲1、课程内容：第一章EDA技术概述EDA技术的由来、可编程逻辑器件的发展历程、可编程逻辑器件产品简介、硬件描述语言简介。
通过本章的学习，使学生对EDA技术有一个初步的认识。
第二章EDA设计流程及其工具设计流程、EDA开发工具简介。
通过本章的学习，使学生对常用EDA开发工具有一个初步的认识。
第三章FPGA/CPLD结构与应用本章具体介绍数种可编程逻辑器件。
通过本章的学习，使学生深入了解可编程逻辑器件，为掌握EDA技术打下坚实的基础。
第四章原理图输入设计方法本章通过实例详细介绍了Quartus II软件中原理图输入设计方法、波形输入设计方法。
第五、六、七、八、九章VHDL设计VHDL程序结构、VHDL语言要素、VHDL顺序语句、VHDL并行语句、VHDL的描述风格、仿真、综合。
本章内容是介绍一种通用的硬件描述语言VHDL。
该语言与一般的计算机高级语言有相似之处，但是它是以硬件为目标的。
通过本章的学习，应掌握VHDL的主要内容，并通过上机操作，学会编程方法。
第十章设计优化和设计方法介绍面积优化、速度优化的常用方法，并详细介绍如何在Quartus II软件中实现上述优化。
第十一章EDA工具软件接口介绍Quartus II软件与常用第三方EDA软件如Synplify、ModelSim的接口方法。
《EDA技术及应用》实验指导书
实验一组合逻辑器件设计一、实验目的1、通过一个简单的3－8译码器的设计,掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解QUARTUS II原理图输入设计的全过程。
二、实验主要仪器与设备1、输入：DIP拨码开关3位。
2、输出：LED灯。
3、主芯片：EP1K10TC100－3。
三、实验内容及原理三-八译码器即三输入，八输出。
输出与输入之间的对应关系如表1-1-1所示。
表1-1 三-八译码器真值表四、预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器、译码器）。
五、实验步骤1、利用原理图设计输入法画图1-1-1。
2、选择芯片ACEX1K EP1K10TC100-3。
3、编译。
4、时序仿真。
5、管脚分配，并再次编译。
6、实验连线。
7、编程下载，观察实验结果。
图1-1 三-八译码器原理图六、实验连线用拨码开关的低三位代表译码器的输入（A，B，C），将之与EP1K10TC100-3的管脚相连；用LED灯来表示译码器的输出（D0～D7），将之与EP1K10TC100-3芯片的管脚相连。
拨动拨档开关，可以观察发光二极管与输入状态的对应关系同真值表中所描述的情况是一致的。
七、实验结果八、思考题在输入端加入使能端后应如何设计？附：用硬件描述语言完成译码器的设计：：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100","00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;实验二组合电路设计一、实验目的1、掌握组合逻辑电路的设计方法。
EDA实验2 原理图输入法设计8位二进制全加器
实验2原理图输入法设计8位二进制全加器一、实验目的进一步熟悉QuartusⅡ的使用方法，学习时序仿真。
二、实验内容用V erilog HDL设计一个8位二进制全加器。
可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。
并进行编译、综合、适配和仿真。
三、实验步骤：1.为本项工程设计建立文件夹2.建立V erilog HDL文件3.存盘并建立工程4.全程编译5.时序仿真⑴建立矢量波形文件菜单操作：file—new图2-1 选择编辑矢量波形文件图2-2 波形编辑器⑵设置仿真时间长度菜单操作：Edit—end time图2-3 设置仿真时间长度⑶存盘图2-4 vwf激励波形文件存盘⑷将工程test2的端口信号选入波形编辑器中。
菜单操作：View—Utility Windows—Node Finder，并按图2-5 向波形编辑器拖入信号节点选项：Look：工程名；filer：Pins all⑸编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器图2-6波形编辑器按图2-7设置输入信号a的周期在Tool Zoom 状态下调整波形图图2-8 设置好的激励波形图⑹菜单操作：Assignments –setting进入以下窗口：图2-9 选择仿真控制图2-10 仿真波形输出图2-11 选择全时域显示⑺仿真：Processing-Start Simulation 或。
注：该实验也可用硬件测试的方法来验证其设计的正确性。
四、实验报告详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。
五、参考程序module ADDER8B(A,B,CIN,COUT,DOUT);output [7:0] DOUT; output COUT;input [7:0] A,B; input CIN; wire [8:0] DA TA;assign DA TA =A+B+CIN;assign COUT=DA TA[8];assign DOUT=DA TA[7:0];endmodule。
简述用eda技术设计电路的设计流程
EDA技术设计电路的设计流程EDA（Electronic Design Automation）技术是指通过计算机软件工具辅助进行电子电路设计、分析和验证的技术。
它可以提高设计师的效率和设计质量，并减少设计周期。
本文将详细描述使用EDA技术设计电路的设计流程，包括以下步骤：1. 需求分析在进行电路设计之前，首先需要明确电路的需求和要求。
这包括功能需求、性能指标、电源和环境条件等。
设计人员需要与客户或系统工程师进行充分的沟通和交流，确保对电路设计目标的共识。
2. 架构设计在需求分析的基础上，设计人员需要进行电路的架构设计。
在这一阶段，设计人员需要选择合适的电路拓扑结构、制定电路通信方式、确定信号处理算法等。
架构设计的目标是在满足需求的前提下，最大程度地降低功耗、电路面积和成本。
3. 电路原理图设计电路原理图是电路设计的基础，它描述了各个元件和电子器件之间的连接关系。
在EDA工具中，设计人员可以通过拖拽符号、连接引脚等方式来完成电路原理图的设计。
在这一阶段，设计人员需要根据架构设计的要求选择合适的元件，并进行连接。
此外，还需要进行信号的调节和滤波等处理。
4. 电路仿真电路仿真是验证电路设计的关键步骤之一。
通过仿真，设计人员可以预测电路的性能、稳定性和可靠性。
在EDA工具中，设计人员可以通过输入电路的参数和信号来进行仿真，并通过仿真结果进行分析。
常用的电路仿真工具有SPICE、Verilog等。
4.1 直流分析直流分析可以得到电路的稳态工作状态，包括电流、电压和功率等。
设计人员需要根据设计要求设置电路的直流电源和参数，并进行仿真分析。
4.2 交流分析交流分析可以得到电路在不同频率下的频率响应和滤波效果。
设计人员需要设置交流源和参数，并进行交流仿真分析。
4.3 时序分析时序分析可以得到电路在不同时钟频率下的时序性能，包括时钟延迟、数据到达时间和时序安全裕度等。
设计人员需要设置时钟源和时钟参数，并进行时序仿真分析。
EDA示例汇集讲解
EDA 示 例 汇 集
基于EDA-E的实验例程
示例课件目录
1、原理图输入设计方法示例
1、原理图输入设计方法示例
1.1(组合逻辑）1位全加器设计 1.2(时序逻辑）2位十进制数字频率计设计
1.3参数可设置LPM兆功能块设计
1.4波形输入设计方法
1.1:1位全加器设计向导
1.11实验目的 熟悉利用MAX+plusII的原理图输入方法设计 简单组合电路,掌握层次化设计的方法。
锁存器
7 段 码 输 出 数 码 管 片 选
位选
1.22设计分析与实现
(3)测频时序控制模块：设计3个控制信号：计数器计数信号 en、清零信号clr、锁存信 号lock。完成频率计自动测频功能。
1.22设计分析与实现
(4)频率计顶层文件设计：
(5)功能概述：对照频率计设计的顶层文件与总框图，可以了解到我们成功的用原理 图的方式设计出了 2位十进制频率计， 8Hz 是基准时钟，通过 ctrol 模块产生 1Hz的en 计数有效信号，及计数锁存信号lock，计数清零信号clr。32768Hz是数码管显示扫描 信号，可完成多位数码显示。 fry是待测频率， cout满一百时的进位显示，可通过发 光二极管显示。在二位频率范围内，输入不同的待测频率可以马上在数码管显示出 测量值。有兴趣的同学不妨按总框图的结构试用原理图设计出多位频率计的设计。
步骤5:时序仿真
(7)运行仿真器。
步骤5:时序仿真
步骤5:时序仿真
单击 Simulator 对话框中的“ Start” 按钮 ，仿真提示无错。
步骤5:时序仿真
(8)观察半加器的仿真波形。
结果正确， 但有延迟
步骤5:时序仿真
eda的设计流程
eda的设计流程
EDA（Electronic Design Automation）是一种在电子设计过程中使用的工具和技术，其设计流程通常包括以下步骤：
1、设计输入：这是设计的开始阶段，设计师将设计思路和要求转化为可以计算机处理的格式，例如使用原理图、硬件描述语言（如Verilog或VHDL）或图形界面等方式进行设计输入。
2、综合：在这个阶段，设计师将设计输入转化为一个逻辑表，这个表可以用于后续的仿真和布局布线。
综合过程将原理图或硬件描述语言转换为门级表，同时进行优化和验证，以确保设计的可行性和正确性。
3、仿真：在仿真阶段，设计师使用仿真工具对设计进行验证，以确保其在各种条件下的功能和性能符合要求。
这可以包括电路仿真、时序仿真、布局布线仿真等。
4、自动布局布线：在这个阶段，设计师使用自动布局布线工具将逻辑表转换为实际电路布局。
这个过程包括将元件放置在芯片上并进行连接，以生成电路板的物理布局。
5、物理验证：在布局布线完成后，需要进行物理验证，以确认设计的正确性和完整性。
这可以包括检查电路板上的连接和布线、检查电路板尺寸和元件间距等。
6、输出：最后，设计师将设计输出为制造电路板所需的文件和文档，例如电路图、元件清单、钻孔数据等。
这些步骤可以按照需要反复进行，以确保设计质量和准确性。
此外，EDA设计流程还包括其他技术和工具的使用，例如信号完整性分析、电源完整性分析等，以确保电路板的性能和可靠性。
第4章 常用EDA工具软件操作指南
常用EDA工具软件操作指南
图4.7 VHDL 源文件框架设置窗
第4章
常用EDA工具软件操作指南
2) 编辑VHDL源程序文件 在“ispEXPERT System Project Navigator”主窗口
中，选择“Source”→“New”菜单。在弹出的“New
Source”对话框中，选择“VHDL Module”类型。此时 将弹出如图4.7所示的对话框“New VHDL Source”。在
向量的编写方法。
第4章
常用EDA工具软件操作指南
一个ABEL源文件由一个或多个相互独立的模块组 成，每个模块中又由模块声明、定义段、逻辑描述或
测试向量段组成，并且每个模块必须有一个模块声明
部分，其他部分可选，而且每个部分必须用一个相应 的关键字加以标识。ABEL源文件结构如下所示：
第4章
常用EDA工具软件操作指南
密文件LATLIC.DLL到安装后的目录
“\ispTOOLS\SYNPLIFY\BIN\MBIN”中并覆盖相同的文 件。
(3) 重新启动计算机。
第4章
常用EDA工具软件操作指南
4.1.2 原理图的设计操作指南 在“程序”栏中选"Lattice Semiconductor ispEXPERT System"→“ispEXPERT System"→进入 “ispEXPERT System Project Navigator”主窗口(如图 4.1)，选择“Window”→“Schematic”菜单即可进入原
理图的设计。
第4章
常用EDA工具软件操作指南
图4.1 “ispEXPERT System Project Navigator”主窗口
第一章EDA技术实验基础实验
第一章 技术实验基础实验实验一 用原理图输入法设计一位半加器一、实验目的.熟悉利用Ⅱ的原理图输入方法设计简单组合电路；.通过一个半加器的设计把握利用软件进行电子线路设计的详细流程；.学会对实验板上的进行编程下载，硬件验证自己的设计项目。
二、实验设备及器材配置机一台综合实验开发系统中：基本核心板模块、发光管显示模块、普通键盘模块、下载器、下载线、十针连接线根。
三、实验原理.根据真值表表写出电路的逻辑表达式表 一位半加器真值表其中, 为输入端口，与分别为半加器的和与进位。
其逻辑表达式为：o s a b =⊕ab Co =.根据逻辑表达式进行原理图设计。
注意：在进行原理图设计时，元件之间的连线应尽量避免与元件外的虚线框重合。
四、实验步骤：.为本项工程设计建立文件夹，注意文件夹名不能用中文，且不可带空格。
.根据半价器逻辑表达式进行原理图设计。
.对所设计的工程文件进行编译，排查错误。
.时序仿真，记录时序分析表。
.选择目标芯片。
.引脚锁定。
推荐锁定形式：输入接口选择核心板上接口，与普通键盘模块相连，连接后，可任意选择按键所对应的引脚（例如，选择和，它们所对应的引脚编号为和；输出接口选择核心板上接口，与发光管显示模块相连，连接后，课任意选择发光二级管所对应的引脚（例如选择和，它们所对应的引脚编号为和）。
注：输入输出接口可在核心板上十针接口中任意选择（白色接口除外），对应的引脚可在核心板上的引脚标注中查找。
.编程下载，观察硬件结果。
下载时请下载器形式请选择。
注：如下载后硬件调试没有通过，需重新检查连接，如果修改后重新进行下载，请将下载界面中原有的*文件删除，重新加载一次，然后再下载。
.撰写实验报告册，思考如何利用半加器设计一位全加器。
五、练习题. 请用本实验所作的一位半加器设计一位全加器。
要求利用原理图输入方式。
. 请利用一位全加器设计四位全加器。
要求利用原理图输入方式。
注：本练习主要使学生牢固掌握原理图输入设计方法，同时掌握设计中有关层次的基本概念。
EDA实验指导(基于DE2-115)
EDA实验指导（基于DE2-115）信息科学与工程学院电子信息系徐雯娟编著EDA实验指导（基于DE2-115）实验一：一位全加器设计——原理图设计初步以下拟通过1位全加器的设汁，介绍原理图输入的基木设计方法。
软件基于quartus213.0版本。
1位全加器可以用两个半加器及一个或门连接而成，因此需要先完成半加器的设计。
下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。
1.新建工程点击两次“next”后，如下图。
假设本项设计的文件夹取名为adder4,路径为:d：\ex\adder4(建议大家把所有的EDA实验都放在一个文件夹中，如ex，然后为每个实验在这个文件夹中新建一个文件夹，以实验名命名，如adder4)。
选择目标芯片：cycloneIVE系列的EP4CE11529C7,如图：直接next，之后到达完成界面，这里会看见关于整个工程的一些信息，核对一下是否正确，然后点击“finish”。
此时界面上会出现顶层文件名和项目名：2.新建原理图文件原理图编辑输入流程如下：(1)新建原理图文件。
打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“Design Files”的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。
（2）在编辑窗中调入元件，完成半加器的原理图输入。
点击按纽“”或直接双击原理图空白处，从“Symbol”窗中选择需要的符号，或者直接在“name”文本框中键入元件名，如“and2”为2输入与门，点OK按钮，即将元件调入原理图编辑窗中。
例如为了设计半加器，分别调入元件and2，not，xnor和输入输出引脚input和output。
并如图用点击拖动的方法连接好电路。
然后分别在input和output的PIN NAME上双击使其变黑色，再用键盘分别输入各引脚名:a、b,co和s。
《eda技术》课程教学
VHDL编程实例分析
1 2
组合逻辑电路设计
通过实例分析，讲解如何使用VHDL语言设计组 合逻辑电路，如编码器、译码器、数据选择器等。
时序逻辑电路设计
通过实例分析，讲解如何使用VHDL语言设计时 序逻辑电路，如触发器、计数器、寄存器等。
3
状态机设计
通过实例分析，讲解如何使用VHDL语言设计状 态机，包括Moore型状态机和Mealy型状态机。
05
CPLD/FPGA应用与开发
CPLD/FPGA器件概述
CPLD（Complex Programmable Logic Device）和FPGA（Field Programmable Gate Array）的基本概念和原理
CPLD和FPGA的结构和特点
CPLD和FPGA的编程方式和编程语言
CPLD/FPGA开发流程
综合与优化
将设计转换为门级网表，并进 行优化
仿真与验证
对设计进行功能仿真和时序仿 真，确保设计的正确性
设计输入
使用硬件描述语言（HDL）或 原理图输入设计
布局与布线
将门级网表映射到 CPLD/FPGA器件上，并进行 布局和布线
下载与调试
将设计下载到CPLD/FPGA器 件中，并进行调试和测试
典型应用案例分析
用操作。
合理利用图层
02
通过图层管理可以方便地组织和编辑复杂的原理图，提高可读
性。
灵活运用编辑工具
03
掌握各种编辑工具的使用技巧，如选择、移动、旋转、镜像等。
层次化设计思想
自顶向下设计
从系统最高层次开始，逐 步细化到低层次的设计方 法。
模块化设计
将复杂的系统划分为若干 个相对独立的模块，分别 进行设计。
EDA技术与应用讲义 第3章 原理图输入设计方法 QUARTUS II版本
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
eda实验报告——全加器原理图法,例化语句法
姓名：黄娟学号：32214125班级：自动141成绩：实验名称：全加器的原理图法设计及例化语句法一、实验目的1. 掌握EDA工具Quartus Ⅱ的使用；2. 掌握Quartus Ⅱ的原理图设计流程。
3. 掌握半加器、全加器的原理图法设计。
二、全加器的原理图设计1、Quartus Ⅱ原理图设计流程（1）建立文件夹，取名为adder（2）原理图编辑输入a.打开原理图编辑器b.建立一个初始的原理图c.原理图文件存盘d.建立原理图文件为顶层设计的工程e.绘制半加器原理图f.仿真测试半加器（3）将设计项目设置成可以调用的元件（4）设计全加器顶层文件（5）将设计项目进行时序仿真2、半加器（1）原理图（2）仿真测试结果（3）RTL图3、全加器（1）原理图（2）仿真测试结果（3）RTL图三、全加器的例化语句法设计1、vriloge语言描述begincase({a,b})0:begin so=0;co=1'b0;end1:begin so=1;co=1'b0;end2:begin so=1;co=1'b0;end3:begin so=0;co=1'b1;enddefault:begin so=0;co=0;endendcaseendendmodulemodule or2a(a,b,c);output c;input a,b;assign c=a|b;endmodulemodule f_adder(ain,bin,cin,cout,sum);output cout,sum;input ain,bin,cin;wire e,d,f;h_adder u1(ain,bin,e,d);h_adder u2(.a(e),.so(sum),.b(cin),.co(f)); or2a u3(.a(d),.b(f),.c(cout));endmodule2、波形仿真3、RTL图三、实验小结通过这次实验我们了解了原理图法设计步骤，方法！原理图法以硬件连接为基础，对硬件连接了解多的时候比较合适。
EDA层次原理图的设计方法
My51 GNDUnsFra bibliotekecified
51T1 Output
51R1 Input
VCC
Unspecified
GND
Unspecified
Outpu t
⑤执行菜单命令Design/Create Sheet from Symbol.系统会自动创建一个底 层原理图，并且自动命名为51_232_232.SchDoc. (6)绘制原理图；
（1）检查规则的设置 执行菜单命令Project/Project Options,在Error Reporting中进行设置
（2） 检查结果报告 左键单击System,选择Messages 查看 例：以项目555 Astable Multivibrator.PrjPcb为例进行电气检查。
被检查的原理图文档
②将电路原理图所产生的网络表文件与印刷电路板得到的网络表进行比较， 以检查原理图与印刷电路板之间是否一致。 网络表中的内容主要为原理图中各元件的数据（标号、元件类型和包装 信息）以及元件之间网络连接的数据。 网络表在结构上分为两大部分：第一部分为元件描述；第二部分为网 络连接描述
(1)创建网络表 网络表可以由单个原理图文档生成，也可以由项目生成。 由单个原理图文档生成 执行菜单命令Design/Netlist for Document/Protel 由项目生成 执行菜单命令Design/Netlist for Project/Protel （2）网络表的格式 ①元件描述部分
注意：此实例仅仅只是为帮助理解层次原理图的建立，并未考虑电气特性
3. 切换不同层次电路原理图文件 （1）从顶层图切换到子原理图 在顶层图中执行菜单命令Tools/Up/Down Hierachy
EDA(一)
EDA 技术应用实验一 1位全加器原理图输入设计一、实验目的学习Quartus II 原理图输入设计方法和步骤，掌握应用EL-SOPC4000实验系统，将设计项目编程下载到可编程器件，并进行硬测试，验证设计的正确性。
二、实验原理1位全加器可以用两个半加器及一个或门连接而成，因此需首先完成半加器的设计。
（1）半加器原理图设计半加器只考虑了两个加数（a 、b ）本身，而没有考虑由低位来的进位，所以称为“半加”，输出so 表示和数，co 表示进位数。
一位半加器的加法运算可用真值表4-1-1来表示：由真值表得逻辑表示式为：so ab ab a bco ab⎧=+=⊕ ⎨=⎩由逻辑表达式可画出半加器原理图。
（2）全加器原理图设计全加器能进行被加数（ain ）、加数（bin ）和由低位来的进位（cin ）三者相加，得出求和结果（sum ）并给出该位的进位信号（cout ）。
一位全加器的加法运算可用如下真值表4-1-2来表示：由真值表得逻辑表示式为：()()()()sum ain bin cin so cin cout ain bin ain cin bin cin ain bin ain bin cin co so cin =⊕⊕=⊕⎧⎪=⋅+⋅+⋅= ⎨⎪ =⋅+⊕=+⋅⎩由逻辑表达式可利用封装的半加器元件来画出全加器原理图。
三、实验内容（1）利用Quartus II 进行1位半加器的原理图输入设计。
对其进行编辑、编译、综合、适配、仿真，并且进行元件封装入库。
（2）利用半加器元件进行1位全加器的原理图输入设计。
对其进行编辑、编译、综合、适配、仿真，并进行引脚锁定以及硬件下载测试。
引脚锁定以及硬件下载测试：功能选择位M[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 。
输入信号ain 、bin 、cin 分别对应SW1—SW3，输出信号cout 、sum 分别对应IO1—IO2。
EDA技术实验报告
EDA技术实验报告实验⼀利⽤原理图输⼊法设计4位全加器⼀、实验⽬的：掌握利⽤原理图输⼊法设计简单组合电路的⽅法，掌握MAX+plusII 的层次化设计⽅法。
通过⼀个4位全加器的设计，熟悉⽤EDA 软件进⾏电路设计的详细流程。
⼆、实验原理：⼀个4位全加器可以由4个⼀位全加器构成，全加器的进位以串⾏⽅式实现，即将低位加法器的进位输出cout 与相邻的⾼位加法器的低位进位输⼊信号cin 相接。
1位全加器f-adder 由2个半加器h-adder 和⼀个或门按照下列电路来实现。
半加器h-adder 由与门、同或门和⾮门构成。
四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界⾯,掌握利⽤原理图进⾏电路模块设计的⽅法。
QuartusII 设计流程见教材第五章:QuartusII 应⽤向导。
2.设计1位全加器原理图（1）⽣成⼀个新的图形⽂件（file->new->graphic editor ）（2）按照给定的原理图输⼊逻辑门(symbol －>enter symbol)COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击⿏标左键，然后输⼊名字；选中需命名的线，然后输⼊名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建⼀个设计的符号，该符号可被⾼层设计调⽤。
3.利⽤层次化原理图⽅法设计4位全加器（1）⽣成新的空⽩原理图，作为4位全加器设计输⼊（2）利⽤已经⽣成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形⽂件（file->new->Other Files->Vector Waveform File），保存后进⾏仿真（Processing ->Start Simulation），对4位全加器进⾏时序仿真。
简述用eda技术设计电路的设计流程
EDA技术设计电路的设计流程EDA（Electronic Design Automation）是电子设计自动化的缩写，是一种利用计算机和软件工具来辅助电子电路设计的技术。
EDA技术的应用可以大大提高电路设计的效率和准确性。
本文将详细描述使用EDA技术进行电路设计的步骤和流程，以确保流程清晰且实用。
第一步：需求分析在进行任何一项工程之前，都需要明确需求。
在电路设计中也不例外。
在需求分析阶段，需要明确设计目标、功能要求、性能指标、输入输出要求等。
同时还需要考虑到实际应用环境、成本限制以及市场需求等因素。
第二步：原理设计原理设计是整个电路设计过程中最为关键的一步。
在原理设计阶段，需要根据需求分析的结果开始进行电路拓扑结构的选择和优化。
这包括选择合适的器件、元件、电源等，并确定它们之间的连接方式。
在这一阶段，可以使用EDA软件中提供的原理图绘制工具进行设计。
第三步：参数设定在进行参数设定之前，需要对所选器件和元件进行详细的调研和了解。
根据器件的数据手册，设定合适的参数。
这些参数包括电源电压、电流、频率范围、工作温度等。
还需要进行一些特殊参数的设定，如滤波器的截止频率、放大器的增益等。
第四步：电路仿真在进行实际电路设计之前，需要进行电路仿真。
通过仿真可以验证原理设计的正确性和稳定性，并对其性能进行评估。
常用的仿真工具有SPICE软件（如LTspice、Pspice）和EDA软件中提供的仿真模块。
第五步：PCB布局设计在完成原理设计和仿真之后，需要将电路转换为PCB（Printed Circuit Board）布局。
在这一阶段，需要根据原理图进行元件位置布置、走线规划以及地线和电源线的布局等。
同时还需要考虑到信号完整性、EMC（Electromagnetic Compatibility）和热管理等因素。
第六步：PCB布线设计在完成PCB布局之后，需要进行具体的PCB布线设计。
在这一阶段，需要根据信号传输特性、电磁干扰抑制等要求进行走线规划。
实验一 原理图输入设计
实验一 原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、设计原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图1-1。
图1-1 一位半加器示意图表1-1 半加器真值表输入输出Bi Ai Hi Ci0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1一个半加大路的真值表如表1-1所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、程序设计.按照表1-1半加器的电路图添加器件并连线。
要想实现半加器的功能，需在图上添加一个二输入与非门及一个二输入异或门共同组成一个半加器，同时要添加4位功能选择位M[3..0]并设置状态为0001，使得16位拨码开关接到16位数据总线上。
半加器原理图如下：四、程序分析输入输出Bi Ai Hi Ci0 0 0 00 1 1 01 0 1 01 1 0 1由表可知，Hi与Ai，Bi的关系满足异或关系，Ci与Ai，Bi的关系是与的关系。
五程序调试1.编译过程中出现Error: The core supply voltage value of '1.0V' is illegal for the currently，需要简单修改一下*.qsf文件，找到“set_global_assignment - name NOMINAL_CORE_SUPPLY_VOLTAGE”这一行代码，把里面的1.0V改成1.2V。
并保存*.qsf文件。
再次编译，程序无错误。
2添加管脚信息，综合完成后，网表信息会生成。
选择Assignments/Pin Planner进行管脚锁定，锁定所有的输入输出管脚。
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实验一 原理图输入设计实验
一、实验目的
1、 初步了解MAX ＋plus Ⅱ软件。
2、 学习和掌握原理图输入方式，了解设计这一种迅速入门的便捷工具。
3、 学习和掌握EDA 的波形分析工具及分析方法。
二、实验要求
1、 设计半加器的原理图。
2、 用仿真的方法，进行半加器的波形分析。
3、 生成半加器的底层器件。
4、 组成一位全加器。
5、 在EDA 实验箱上下载实验程序并验证一位全加器。
三、实验设备
1、 装有MAX ＋plus Ⅱ计算机 一台
2、 EDA ——Ⅳ实验箱 一台
四、实验原理
1、 用门电路连接成1位半加器，完成原理图的设计，输入输出信号须用端口连接。
其真值表
见表1.1
2、 用波形分析的方法验证半加器的逻辑关系。
3、 用半加器、与或门等逻辑电路组成1位全加器,其真值表见1.2
4、 下载软件进入实验箱验证
五、实验步骤
1、半加器原理图输入
1． 1 先建立自己目标的文件夹，D: \ EX \ Z04** \ you*\ex* 。
1．2双击MAX+LUSE II 图标，进入MAX ＋PLUS Ⅱ管理器。
原理图输入的操作步骤如下：
（1） 建立我们的第一个项目，单击管理器中的FILE 菜单（单击鼠标左键，以后如有特
殊说明含义不变），将鼠标移到Project 选项后，单击Name 选项，指定项目如图
1.1所示。
表1.2 全加器真值表
表1.1 半加器真值表
图1.1 指定项目名的屏幕
在Project Name的输入编辑框中，键入设计半加器项目名称“hadder”，屏幕如图1.1所示：(注意项目所存放的目录)：
（2）再在管理器中单击File \ New选项，设定图形文件。
选择Graphic Editor file，单击OK按钮后，便进入到MAX+PLUSE II 的图形编辑器。
（3）归属项目文件File \ Project \ Set Project to Current File；
（4）保存半加器的文件名；屏幕如图1.2所示；
图1.2 欲保存文件前的屏幕
（5）如图1.3所示，选择图形编辑器的Symbol Name 输入编辑框中键入AND2后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.4）
单击鼠标左键，使其固定；
图1.3 选择元件符号的屏幕
（6）重复（2）、（3）步骤，在图中安放input、output等元件符号，如图1.4所示；
图1.4放置所有元件符号的屏幕
（7）在图1.4中，用移动光标的方法将元器件之间进行连线；
图1.5 完成全部连接线的屏幕
图中器件：AND2 、XNOR、EXP、INPUT、OUTPUT
（8）重复（5）的方法将完成所有的电路连线，如图1.5所示；
（9）在图1.5的界面下，对半加器的原理图进行编译；对文件进行编译，单击编译器快捷方式按钮；
（10）单击Start按钮后，计算机开始处理数据，其进度情况用水平线表示；
（11）如果有“0 errors”和“0 warnings”字符出现，则表示编译完全通过，单击确定OK 按钮后；
（12）在图形编辑器界面上，建立底层器件（加封），在File \ Great Default Symbol 封装半加器；
（13）一般警告性错误可以忽略；
（14）编译结束后，即可退出编译窗口，即在编译对话框中选择关闭按钮即可；
2、波形编辑
波形编辑的操作步骤如下：
（1）建立波形文件，在MAX+PLUS II的管理器内，单击File \ New选项下，选择Waveform Editor file，并单击其右边的小黑箭头，在下拉选项中“*.scf”，单击OK
按钮后，便进入到MAX+PLUS II的波形编辑器；
（2）归属其项目下File \ Project \ Set Project to Current File；；
（3）在波形编辑器中，选择Node \ Enter Node From SNF，将出现信号分析导入选
择对话框，如图1.6所示；
图1.6 信号分析导入选择分析输入信号引脚
（4）在图1.6内的Node Enter Node From SNF的文本编辑框中，双击List按键，全选择后，单击OK按钮后，进入输入信号待编辑状态；
（5）在信号编辑器内，编辑输入信号，原则是输入信号的组合，应该覆盖所有的逻辑关系，如图1.7所示。
（其方法为首先选中一个要赋值的信号区间，按住鼠标左键，在区间范围内拉出一个黑色区域,松开鼠标左键，再点左边工具栏上的“1”，使这个时间段赋值为高电平时间；注意时间不要选择太小，比如就选10ns，这样结果可能不对，因为电路的延迟可能就达到10ns）；
图1.7 编辑输入信号的屏幕
另外在“options”项目下，可进行下面设置：
①Snap to Grid：鼠标按网格选取，用鼠标左键可以决定是否选取;
②Show Grid显示网格;
③Grid Size：设置网格大小;
④End Time：设置仿真结束时间0.5us的仿真时间；
（6）保存波形文件，单击File \ Save As菜单，后缀为*.scf；
（7）对波形文件进行编译，单击编译器快捷方式按钮；
（8）编译结束，退出编译窗口，即在编译对话框中点击关闭按钮即可；
（9）在MAX＋plusⅡ\ Simulator 进行仿真；
（10）在波形上可分析输入与输出实验结果，验证逻辑关系，如图1.8所示；
图1.8 波形分析输出
（11）对照表1.1，验证逻辑关系；
（12）（选作）观察自动分配引脚，单击按钮，屏幕如图1.9所示；
图1.17 观察自动分配引脚的屏幕
（13）（选作）双击Fit查看引脚分配情况，如图1.10所示；
图1.10 查看引脚分配的屏幕
（14）（选作）在MAX＋plusⅡ\ Floorplan Editor 观察资源分配情况，如图1.11所示；
图1.11 查看芯片资源分配的屏幕
3、位全加器实验
（1）在MAX＋plusⅡ管理器的File \ New内，新建一个全加器图形文件；
（2）归属项目文件File \ Project \ Set Project to Current File；
（3）保存文件，全加器原理图文件名不可与半加器器件原理图的文件名相同；
（4）半加器的基础之上，组成1位全加器，如图1.12所示；
（5）对全加器原理图进行第一次编译；
图1.12 1位全加器组成
图中器件：OR2、INPUT、OUTPUT
（6）选择器件型号，在图1.8中单击Assign \ Device菜单，屏幕如图1.10所示；
图1.13 选择待编程芯片的屏幕
（7）全加器进行第二次编译；
（8）必须做手动接口的引脚分配，Assign \ Pin / Location / Chip；如图1.14；（可以参照实验箱的引脚分配图。
（附录三））；（原理图端口与芯片组引脚需一一对应）（9）全加器进行第三次编译；
图1.14 引脚分配图
（10）程序下载实验箱，
（11）在图1.8中（此处认为实验板已安装妥当，有关安装方法见实验板详细说明）单击按钮，屏幕显示如图1.15所示。
图1.15 程序下载
（12）在图1.15中点击“Program”或者选择“Configure”即可进行下载；
（13）如有问题，点击（1 Programming File），选择相应的下载文件；
（14）在实验箱上验证实验结果;
（15）操作开关SW1、SW2、SW3为A、B、C输入信号，观测发光二极管D101、D102为Cout与Sout输出状态并验证全加器真值表；
硬件资源分配
EPF10K10LC84-3
引脚设备装置器件原理图端口
36 SW3 Cin
35 SW2 Bin
30 SW1 Ain
17 D101 Cout
16 D102 Sout
六、思考题
1、如果在下载前未选择器件，会出现什么问题？为什么？
2、如果器件的引脚分配发生冲突了，会出现什么问题？如何解决？。