实验五--数字锁相环与位同步
滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
锁相环实验报告
锁相环实验报告
《锁相环实验报告》
锁相环是一种常见的控制系统，广泛应用于通信、电力、自动控制等领域。
本
实验旨在通过搭建锁相环系统，验证其在信号同步和抑制噪声方面的性能。
实验设备包括信号发生器、锁相环模块、示波器等。
首先，我们将信号发生器
产生一个正弦波信号作为输入信号，然后将其输入到锁相环模块中。
锁相环模
块通过比较输入信号和反馈信号的相位差，控制其输出信号与输入信号同步。
最后，我们使用示波器观察输入信号、锁相环输出信号和反馈信号的波形，并
分析它们之间的相位关系和噪声抑制效果。
实验结果表明，锁相环系统能够有效地实现输入信号和输出信号的同步，且具
有良好的抑制噪声能力。
当输入信号频率发生变化时，锁相环系统能够迅速跟
随并调整输出信号，保持同步状态。
同时，锁相环系统还能够抑制输入信号中
的噪声，输出信号的波形更加稳定。
通过本次实验，我们深入了解了锁相环系统的工作原理和性能特点，为其在实
际应用中提供了有力的支持。
锁相环系统的同步性能和噪声抑制能力对于通信、电力系统等领域具有重要意义，本实验结果对于相关领域的研究和应用具有一
定的参考价值。
实验五锁相环测试及应用实验报告
：锁相环测试及应用实验试验目的：1．了解锁相环的组成、基本原理及性能特点。
2．掌握集成锁相环4046芯片的使用方法。
3．掌握锁相环路及各部件性能（鉴相特性、压控特性、同步带和捕捉带）的测试方法。
4．掌握锁相调频、锁相鉴频电路的构成、基本原理及参数测试测试方法。
5．掌握简单锁相频率合成器的基本原理及性能指标的测试方法实验设备：1．调幅与调频发射模块。
2．直流稳压电压GPD-3303D3．F20A 型数字合成函数发生器/计数器 4．DSO-X 2014A 数字存储示波器实验原理：1. 锁相环的组成及基本原理锁相环路（PLL ）亦称自动相位控制（APC ）电路，它是一种利用相位误差消除频率误差的反馈控制系统。
如图1所示，由鉴相器（相位比较器）、环路滤波器（低通滤波器）和压控振荡器三个基本部件组成。
若o i f f ≠，瞬时相位差ϕ∆将随时间而变化；若i of f ϕ∆=保持固定值。
锁相环就是利用两个信号之间相位差的变化，控制压控振荡器的输出信号频率，最终使两个信号相位差保持为常数，达到频率相等。
锁相环的工作过程：如图1所示，若o i f f ≠，必将引起ϕ∆的变化，鉴相器输出正比于ϕ∆的误差电压()d u t 。
经环路滤波器滤除()d u t 中的高频分量和噪声，产生缓慢变动的直流电压()c u t 。
VCO 受控于()c u t ，使得振荡频率o f 与输入参考频率i f 的频差逐渐减小，直到o i f f =，电路达到稳定平衡状态，即锁定状态。
此时，ϕ∆保持一个不变的稳态相差ϕ∞，以维持电路的平衡状态。
需要指出，环路能达到锁定状态，是在o f 与i f 相差不大的范围内。
2. 几个重要概念 ⑴ 失锁与锁定开始工作时， o i f f ≠，ϕ∆不固定，环路处于不稳定状态，称为失锁。
当o i f f =时，ϕ∆保持常数，电路进入稳定状态，称为锁定。
⑵ 跟踪过程与捕捉过程在环路锁定状态下，如果输入信号频率i f 发生变化，环路通过自身的调节作用，使输出信号频率o f 以同样的规律跟随着变化，并且始终保持o i f f =，这个过程称为跟踪过程或同步过程。
锁相环实验报告
锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。
二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。
其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。
2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。
三、实验设备和材料1. 实验仪器：示波器、函数发生器等。
2. 实验元件：电阻、电容等。
四、实验步骤1. 搭建PLL电路并连接到示波器上。
2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。
同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。
3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。
4. 观察示波器上的输出波形，记录下PLL参数的取值。
五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。
记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。
2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。
同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。
六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。
同时也加深对于PLL在通信系统中应用的认识。
七、实验注意事项1. 在搭建电路时应注意接线正确性。
2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。
3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。
位同步信号提取实验
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。
锁相环实验报告
锁相环实验报告锁相环实验报告引言：锁相环（Phase-Locked Loop，简称PLL）是一种常见的电子系统控制技术，广泛应用于通信、测量、信号处理等领域。
本实验旨在通过设计和搭建一个基本的锁相环电路，深入理解锁相环的原理和应用。
一、实验目的本实验的主要目的是通过搭建锁相环电路，实现对输入信号的频率、相位的跟踪和稳定。
具体目标包括：1. 理解锁相环的基本原理和工作方式；2. 学会设计和搭建基本的锁相环电路；3. 通过实验验证锁相环的频率和相位跟踪性能。
二、实验原理1. 锁相环的基本原理锁相环是一种反馈控制系统，由相位比较器、低通滤波器、电压控制振荡器（Voltage Controlled Oscillator，简称VCO）和分频器组成。
其基本原理如下：（1）相位比较器：将输入信号和VCO输出信号进行相位比较，输出相位误差信号；（2）低通滤波器：对相位误差信号进行滤波，得到控制量；（3）VCO：根据控制量调整输出频率，使其与输入信号保持相位同步；（4）分频器：将VCO输出信号分频后反馈给相位比较器，形成闭环控制。
2. 锁相环的应用锁相环广泛应用于频率合成、时钟恢复、频率/相位调制解调等领域。
例如，在通信系统中，锁相环常用于时钟恢复电路，保证数据传输的稳定性和可靠性。
三、实验内容与步骤1. 实验器材与元件准备（1）信号发生器：产生待测频率的正弦信号；（2）锁相环芯片：如CD4046、PLL565等；（3）电阻、电容等元件：用于搭建锁相环电路；（4）示波器：用于观测和分析实验结果。
2. 搭建锁相环电路根据锁相环的基本原理和实验要求，设计和搭建一个简单的锁相环电路。
电路中包括相位比较器、低通滤波器、VCO和分频器等模块，并连接好电源和地线。
3. 实验操作步骤（1）将信号发生器的输出信号接入锁相环电路的输入端；（2）调节信号发生器的频率，观察锁相环的跟踪效果；（3）通过示波器观察锁相环输出信号的频率和相位稳定性。
数字锁相环提取同步信号电路图
1 滤波法对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。
但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。
这种方法的方框图如图1-1所示。
它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。
下面，介绍几种具体的实现方法。
窄带法同步提取法是其中的一种。
图1-1 滤波法原理图图1-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图1-2所示。
这里，整流输出的波形与图1-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。
图1-2 基带信号微分、整流波形图1-3 频带受限二相PSK信号的位同步信号提取另一种常用的波形变换方法是对带限信号进行包络检波。
在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。
频带受限的二相PSK信号波形如图1-3（a）所示。
因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。
经包络检波后，可得图1-3（b）所示的波形。
可以看出，它是一直流和图1-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图1-3（c）所示的波形，而这个波形中已含有位同步信号分量。
因此，将它经滤波器后就可提取出位同步信号。
2 锁相法位同步锁相法的基本原理和载波同步的类似。
在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。
前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。
我们把采用锁相环来提取位同步信号的方法称为锁相法。
下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。
一种基于软件锁相环实现位同步的设计的研究报告
一种基于软件锁相环实现位同步的设计的研究报告软件锁相环实现位同步的设计研究本文旨在探讨软件锁相环实现位同步的设计。
位同步是一种用于建立数据通信中信号位数、时隙长度、传输位比特等各参数之间的精确关系。
为了实现位同步，要解决的悬而未决的难题是如何保证发送和接收器能够在同一个位置接收信号。
在此基础上，本文提出了软件锁相环实现位同步的设计方法。
软件锁相环实现位同步的设计是基于引入一个专门的单位——相环（Phase-Locked Loop, PLL）来实现信号位定位。
相环有两个重要部分：解调器和控制器。
解调器用于接收和解调传入信号，并将解调结果作为输入发送给控制器；控制器则对传入信号进行分析，根据结果控制发出的信号的频率，以保持发出和接收信号在同一个位置上。
在实际设计过程中，首先要采用基于正交分频复用的方法，通过使用正交分频器将位率降低至接近信号位定位所需要的频率。
然后，可以采用相环或其他方法对位率进行调节，以确保比特精度不会受到影响。
此外，为了实现软件锁相环实现位同步的设计，可以利用软件中的环路控制技术，通过设置位率阈值，实现自适应控制。
在低位率下，信号位定位精度会受到较大干扰，机器可以通过调整频率来对应调节；当位率超过阈值时，机器会采取相反的调整方法来保持比特精度。
总之，软件锁相环实现位同步的设计有助于提高信号位定位和传输比特精度，可以保证信号传输可靠准确。
本文仅简单介绍了软件锁相环实现位同步的设计，更详细的研究需要有关专业人员深入研究。
相关数据分析本文旨在对相关数据进行分析，从而获得可信的结论。
首先，我们收集了若干组值得信赖的数据（X1, X2, ... Xn），通过合理的方法分析这些数据，将其赋予特定的意义。
首先，进行相关分析来确定X1,X2,…Xn之间的关系。
为此，使用残差分析法对相关数据进行处理，从而得出X1,X2,…Xn 之间的拟合函数，确定X1,X2,…Xn之间的关系。
随后，使用变量分析法开展统计分析，以找出X1,X2,…Xn之间的相关性。
通信原理实验思考题答案
通信原理实验指导书思考题答案实验一思考题P1-4：1、位同步信号和帧同步信号在整个通信原理系统中起什么作用？答：位同步和帧同步是数字通信技术中的核心问题，在整个通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元，在接收端必须有准确的抽样判决时刻（位同步信号）才能正确判决所发送的码元。
位同步的目的是确定数字通信中的各个码元的抽样时刻，即把每个码元加以区分，使接收端得到一连串的码元序列，这一连串的码元序列代表一定的信息。
通常由若干个码元代表一个字母（符号、数字），而由若干个字母组成一个字，若干个字组成一个句。
帧同步的任务是把字、句和码组区分出来。
尤其在时分多路传输系统中，信号是以帧的方式传送的。
克服距离上的障碍，迅速而准确地传递信息，是通信的任务，因此，位同步信号和帧同步信号的稳定性直接影响到整个通信系统的工作性能。
2、自行计算其它波形的数据，利用U006和U005剩下的资源扩展其它波形。
答：在实验前，我们已经将四种波形在不同频段的数据写入了数据存储器U005（2864）并存放在固定的地址中。
当单片机U006（89C51）检测到波形选择开关和频率调节开关送入的信息后，一方面通过预置分频器调整U004（EPM7128）中分频器的分频比(分频后的信号频率由数码管M001~M004显示)；另一方面根据分频器输出的频率和所选波形的种类，通过地址选择器选中数据存储器U005中对应地址的区间，输出相应的数字信号。
该数字信号经过D/A转换器U007（TLC7528）和开关电容滤波器U008（TLC14CD）后得到所需模拟信号。
自行扩展其它波形时要求非常熟悉信号源模块的硬件电路，最好先用万用表描出整个硬件电路。
此题建议让学生提供设计思路，在设计不成熟的情况很容易破坏信号源。
提示如下：工作流程同已有的信号源，波形的数据产生举例如下：a=sin(2.0*PI*(float)i/360.0)+1.0;/产生360个正弦波点，表示一个周期波形数据/k=(unsigned char)(a/2.0*255.0);/数字化所有点以便存储/将自己产生的360个点追加到数据存储器U005（2864）并存放在后续的固定的地址中，根据单片机U006（89C51）编程选中对应U005的地址，循环周期显示输出即为我们所设计的波形。
数字锁相环提取同步信号实验
实验三十四数字锁相环提取同步信号实验一、实验目的1．学习数字通信中位同步恢复的重要性；2．位同步恢复的主要技术指标；3．了解数字通信位同步恢复的各种方法；4．设计一个数字锁相环提取同步信号电路；5．了解数字锁相环提取同步信号的优缺点；6．用CPLD/FPGA进行位同步信号提取实验。
二、实验仪器与设备1．THEXZ-2型实验箱、数字锁相环提取同步信号实验模块；2．20MHz双踪示波器、万用表。
三、实验原理1．位同步的重要性数字通信中，除了有载波同步的问题外，还有位同步的问题。
因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。
因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。
我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。
要使数字通信设备正常工作，离不开正确的位同步信号。
如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。
影响位同步恢复的主要原因：①输入位同步电路的信号质量；②信号的编码方式：码元中存在长连“0”或长连“1”。
在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。
也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。
这样的信号经过传输和解调器解调，如QPSK系统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。
位同步取样位置对眼图的开启位置影响很大。
2．位同步的主要技术指标：1）静态相差在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。
为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。
在这个位置进行判决认为是最佳，称静态相差为零。
相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。
通常很多位同步提取电路都存在着一个固定静态相差。
锁相环实验报告
锁相环实验报告1. 引言锁相环（Phase-Locked Loop，简称PLL）是一种常用的控制系统，可以实现输入信号与参考信号之间的相位同步。
在通信、控制、测量等领域有广泛的应用。
本实验旨在通过搭建锁相环电路并进行实验，深入了解锁相环的工作原理和特性。
2. 实验设备和器材本实验所用设备和器材如下： - 函数发生器 - 直流稳压电源 - 射频信号源 - 锁相环芯片 - 示波器 - 电阻、电容等器件 - 连接线等3. 实验原理锁相环是由相位比较器、低通滤波器、控制电压产生电路和VCO（Voltage Controlled Oscillator）组成。
其工作原理可分为以下几个步骤：1.输入信号与参考信号经过相位比较器进行比较，得到相位误差信号。
2.相位误差信号经过低通滤波器得到控制电压。
3.控制电压经过控制电压产生电路产生驱动VCO的控制信号。
4.VCO根据控制信号输出频率可变的信号。
5.输出信号经过除频器和低通滤波器得到稳定的参考信号。
4. 实验步骤1.连接实验电路，将函数发生器作为输入信号源，射频信号源作为参考信号源，分别接入相位比较器的输入端和参考输入端。
将相位比较器的输出接入低通滤波器，再将低通滤波器的输出接入控制电压产生电路。
控制电压产生电路的输出接入VCO的控制信号输入端，VCO的输出信号接入除频器和低通滤波器，最后将低通滤波器的输出与相位比较器的输入相连。
2.将实验电路接通电源，调节函数发生器和射频信号源，使得函数发生器输出的波形为正弦波，在示波器上观察输入信号和输出信号。
3.调节控制电压产生电路中的参数，观察输出信号的频率和相位变化。
4.调节VCO的参数，观察输出信号的频率和相位变化。
5.记录实验数据并进行分析。
5. 实验数据和结果分析根据实验步骤中的操作，记录下实验数据，并进行结果分析。
可以观察到输入信号和输出信号的频率和相位的变化情况，通过对比分析得出锁相环的工作特性。
6. 结论通过本次实验，我们深入了解了锁相环的工作原理和特性。
位同步信号提取实验
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。
数字锁相环与位同步提取PPT课件
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Nd 1.5No-Nd
图5.2.3 环路锁定过程
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Nd 1.5No-Nd
图5.2.3 环路锁定过程
当DPD输出数据Nd≠0.5N0时，说明环路失锁，则将DCO的下一个分频比改变为 Nc=1.5N0-Nd就可以将uo(t)的上升沿调整到码元中间，使环路锁定。此后， Nd=0.5N0,Nc=N0,环路保持锁定状态不变。
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环路中使用了M0、M1、M2、M5四种工作方式。 M0为计数结束中断方式。采用这种 工作方式时,门控端G为高电平时允许计数、为低电平时停止计数。当写入方式控制字 后,输出端O为低电平。
当写入计数常数后,计数器开始计数。计数期间O端维持低电平,计数器减为0时,O端变 为高电平,向CPU发出中断请求,直至写入新的控制字和计数常数为止。
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在数字锁相环中，不要求输入信号ui(t)包含有频率等于码速率的离散谱，ui(t)为单极 性矩形脉冲信号即可。 用途：数字锁相环常用于提取同步信号。 5.1 超前－滞后型DPLL 可用图5.1.1来说明工作原理。
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图中No次分频器、或门、扣除门和附加门一起构成DCO。 鉴相器的工作原理如图5.1.2所示。
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触发器型鉴相器与量化器一起构成数字鉴相器。PD的输出脉冲宽度可在0～TS之 间连续变化，TS为码元宽度。
量化器对ud的脉冲宽度进行量化，输出Nd可为1～N0间的任意整数。数字环路滤波器 对Nd进行处理，以减小信道噪声的影响。分频器的分频比等于Nc,Nc可根据需要设置 为任意数。
设环路锁定时，uo(t)的上升沿对准码元中间，则可用图5.2.3来说明无DLF时环路的 锁定过程。
全数字锁相环与位同步实验
实验五全数字锁相环与位同步实验一、实验目的1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。
一、位同步模块有以下测试点及输入输出点：• +5V +5V电源输入点（3个）• S-IN 基带信号输入、测试点（2个）• BS-OUT 位同步信号输出、测试点（2个）•TST_1 微分器输出测试点•TST_2 整流器输出测试点•TST_3 附加脉冲测试点•TST_4 扣除脉冲测试点二、图5-2中各单元与图5-3中元器件的对应关系如下：•晶振X1：晶体；•微分器U1A：LF347•放大器U1D：LF347•整流器U1B、U1C：LF347•单稳电路U2、U3：74LS123•分频器U4：EPM7064•门电路U4：EPM7064三、工作原理在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。
1、波形转换电路波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图如图5-2所示。
图5-1 基带信号微分、整流波形2、 数字锁相数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
若接收码元的速率为F （波特），则要求位同步脉冲的重复速率也为F （赫）。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V 的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
实验5 数字锁相环与位同步
一、 实验目的
1. 掌握数字锁相环工作原理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信 号同步抖动等概念。
二、
实验内容
1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象 及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之 间的关系。
四、Βιβλιοθήκη 实验步骤本实验使用数字信源单元和位同步单元。 1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT用信 号连线连接到位同步单元的S-IN点，接通实验箱电源。调整信源 模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。 2、观察数字环的锁定状态和失锁状态。 将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单 元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁 定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号 的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很 大，可能超出一个码元宽度范围，变得模糊混乱。
五、
实验报告要求
数字环位同步器输入NRZ码连“1”或连“0”个数增加时， 提取的位同步信号相位抖动增大，试解释此现象。
据通信双方的计算机在时钟频率上存在差异，而这种 差异将导致不同的计算机的时钟周期的微小误差。尽管这 种差异是微小的，但在大量的数据传输过程中，这种微小 误差的积累足以造成传输的错误。因此，在数据通信中， 首先要解决的是收发双方计算机的时钟频率的一致性问题。 一般方法是，要求接收端根据发送端发送数据的起止时间 和时钟频率，来校正自己的时间基准和时钟频率，这个过 程叫位同步。可见，位同步的目的是使接收端接收的每一 位信息都与发送端保持同步。目前实现位同步的方法主要 有外同步法和自同步法两种： 1、外同步法。外同步的方法是，发送端发送数据之前 先发送同步时钟信号，接收方用这一同步信号来锁定自己 的时钟脉冲频率，以此来达到收发双方位同步的目的； 2、自同步法。接收方利用包含有同步信号的特殊编码 （如曼彻斯特编码）从信号自身提取同步信号来锁定自己 的时钟脉冲频率，达到同步目的。
数字锁相环实验报告
上图为锁定状态下，用示波器测量：上图为数字锁相环相位抖动特性测量TPMZ03 与TPMZ02的结果，看到两波形用示波器测量TPMZ02的结果：观察
的上升沿完全对齐。
到其上升沿较粗。
上图为待测点（TPMZ01）的输出时钟，上图为待测点（TPMZ02）的输出时钟，看到此时频率大小为55.56KHz 看到此时频率大小为15.87KHz
上图为待测点（TPMZ03）的输出时钟，上图为待测点（TPMZ04）的输出时钟，看到此时频率大小为55.56KHz 看到此时频率大小为15.87KHz
上图为待测点（TPMZ05）的输出时钟，上图为复位后，待测点TPMZ05的输出看到此时信号处于锁定状态波形
上图为有外部信号输入时，TPMZ02与上图为有外部信号输入时，由锁定到失TPMZ03测量结果，看到此时处于锁定锁状态下（f增大）TPM02与TPMZ03测状态，两波形上升沿对齐量结果，看到f=16.54KHz
上图为有外部信号输入时，由锁定到失上图为有外部信号输入时，由失锁定到锁锁状态下（f减小）TPM02与TPMZ03测定状态下（f增大）TPM02与TPMZ03测量结果，看到f=15.24KHz 量结果，看到f=16.54KHz
上图为有外部信号输入时，由失锁定到锁上图为有外部信号输入时，调整信号脉冲定状态下（f增大）TPM02与TPMZ03测测量结果，此时，将输入频率降低
量结果，看到f=15.53KHz
上图为有外部信号输入时，调整信号脉冲上图为有外部信号输入时，用示波器测量测量结果。
此时，将输入频率降低调整信号脉冲的结果。
（测试点TPMZ05）。
通信原理数字锁相环实验
通信原理实验报告三数字锁相环实验实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
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实验五--数字锁相环与位同步实验五 数字锁相环与位同步一、 实验目的1. 掌握数字锁相环工作原理。
2. 掌握用数字环提取位同步信号的原理及对其输入的信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号相位抖动等基本概念。
二、 实验原理可用窄带带通滤波器或锁相环来提取位同步信号。
实验1中用电荷泵锁相环和实验3中的模拟锁相环对输入噪声都可以等效为一个窄带带通滤波器，因而可以用来提取位同步信号。
但前者要求输入信号为周期或准周期数字信号，后者要求输入信号为周期或准周期正弦信号。
本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号。
用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，TX 系实验中的位同步器由控制器、触发器型数字锁相环及脉冲展宽器组成，数字锁相环包括鉴相器、量化器、数字环路滤波器、数控振荡器等单元。
位同步模块原理框图如图5-1。
本实验环路中的主要器件是单片机89C51及可编程定时器/计数器8254。
本实验环路中使用了两个8254芯片，共6个计数器，分别表示为8254A0、8254A1、 8254A2、8254B0、8254B1、8254B2。
它们分别工作在M0、M1、M2三种工作模式。
M0为计数中断方式，M1为单稳方式，M2为分频方式。
除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。
数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。
输出信号宽度正比于信号i u 及0u 上升沿之间的相位差，最大值为i u 的码元宽度。
称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。
量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254B2完成（N0为一个码元宽度的量化级数，此处N0=52）。
d u 作为8254B2的门控信号，d u 为高电平时8254B2进行减计数，d u 为低电平时禁止计数，计数结束后从8254B2读得的数字为dd N N N '-=0 （5.1） 式中d N '为d u 脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），dN N '≥0，读数给束后再给8254B2写入计数常数N0。
读数时刻由8254A2控制，它工作在M1模式，计数常数为N0，i u 作为门控信号。
一个i u 脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到89C51的1INT 端，而89C51的外中断1被设置为负跳变中断申请方式。
由于8254A2产生的脉冲宽度不小于d u 脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断中请后对8254B2读数时它己停止计数。
数字环路滤波器由软件完成。
可采用许多种软件算法，一种简单有效的方法是对一组0N 作平均处理。
设无噪声时环路锁定后i u 与0u 的相位差为0N /2 ，则在噪声的作用下，锁定时的相位误差可能大于N0／2 也可能小于N0／2。
这两种情况出现的概率相同，所以平均处理司以减小噪声的影响，m 个Nd 值的平均值为m N N mi d d i /1∑== （5-2） 数字滤波器的输出为d c N N N +=20 （5-3）数控振荡器由四个8254计数器及一些门电路构成，其原理框图如5—4所示，图中己注明了各个计数器的工作方式和计数常数。
以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。
环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。
若环路处于锁定状态，则2/0N N d≠'，由式（5-1）及式（5-2）得20N N d =。
此时89C51的P1，4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G 保持低电平、输出端0保持高电平。
这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。
若环路失锁，则2/0N N d≠'，20N N d ≠，P1，4口输出一个正脉冲2u ，在2u 作用下，8254A0输出一个宽度为0N 的负脉冲，倒相后变为正脉冲3u 送给G2，G2的另一个输入信号1u 来自8254A1。
在G1输出的宽度为 N0的正脉冲持续时间内， 8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G 端送一个触发信号u4。
在u4的作用下，8254B0输出一个宽度为N0-2 的负脉冲。
在这段时间内，8254A1停止计数工作， 8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。
8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N 分频。
设m ＝l ，上述过程的有关波形如图5-5所示，图中0u '为环路锁定状态下数控振荡器的输出信号。
由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。
程序流程如图5-6所示，输入信号u使IEIi置“1”，且使8254B2计数，对IEI进行位操作时又使之置“0”。
由于量化误差，故当N为20N，dN+ l 或20N-l 时，环路皆处于锁定状态，不2对数控振荡器进行调整。
程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。
控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432(US:B）及16分频器74190(U13）组成。
锁相环程序清单见附录三。
当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。
输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。
由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有狈率小可能完全相等（即环路固有频差不为0）。
数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。
显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。
反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。
位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的相位抖动越大。
对于NRZ 码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间0t 。
0t 与收发时钟频率稳定度ε、码速率RB 、允许的同步误差最大值πη2的关系为： ()εηB R t 20=0t 的定义是：位同步器输入信号断开后，收发位同步信号相位误差不超过πη2的时间。
关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。
三、实验内容及实验步骤本实验使用数字信源棋块和位同步模块。
1 、熟悉位同步模块工作原理。
将数字信源模块的NRZ-OUT信号连线连接到位同步模块的S-IN端，接通实验箱电源。
按几下位同步模块的复位键，使单片机可靠复位，确保位同步模块正常工作。
2 、观察数字环的锁定状态和失锁状态。
调整信源模块的K1、K2、K3开关，使NRZ-OUT为0111 0010 1100 0000 0000 0000。
将示波器置于外同步触发状态，用数字信源的FS信号作为示波器的外同步触发信号。
将示波器的两个探头分别接信源模块的NRZ-OUT和位同步模块的BS-OUT。
(锁定时)（失锁时）调节位同步模块上的可变电容CR2，观察数字环的锁定状态和失锁状态。
锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动：失锁时，BS-OUT的相位抖动很大，本实验可能超出半个码元宽度范围。
3 、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。
调节电位器CR2使环路锁定且BS-OUT信号相位抖动范围最小，调整信源模块的K1、K2、K3,使每帧NRZ-OUT信号只有1个“1”码或只有1个“0”码，观察此时BS-OUT信号的相位抖动变化情况。
4 、观察位同步器的快速捕捉现象。
调整信源模块的K1、K2、K3开关，使NRZ-OUT还原为0111 0010 1100 0000 0000 0000,并调节电位器CR2使BS-OUT信号的相位抖动最小。
手动按下复位键使锁相环路不工作，观察NRZ-OUT与BS-OUT信号之间的相位关系变化情况，在放开复位键使环路工作，观察快速捕捉现象（位同步信号BS-OUT的相位一步调整到位）。
四、实验思考题1、数字环位同步器输入NRZ码的连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试定性解释此现象。
输入NRZ码连“1”或连“0”个数增加时，鉴相器输出脉冲的平均周期增大，数字环路滤波器输出的控制信号平均周期增大，即需经过更长的时间才对DCO的相位调整一次。
DCO输出的位同步信号重复频率于环路输入的NRZ码的码速率之间有一定的误差，当对DCO不进行相位调整时，其输出信号的上升沿与码元中心之间的偏差将不断增大，相位调节时间间隔越长这种偏差越大，即位同步信号相位抖动越大。
2、若数字锁相环位同步器输入信号为RZ码，试分析连“1”码和连“0”码的长度与位同步信号相位抖动范围的关系。
当为RZ码，即归零码时，信号功率谱存在定时分量，当连“1”码和连“0”码的长度较长时，始终是相同的电平，难以分辨出码元的起止时刻，相位仍会发生抖动。
3、数字环位同步器的同步抖动范围随发端和收端的时钟稳定度降低而增大，试定性解释此现象。
发端和收端的时钟稳定度降低，固有频差增大，DCO输出位同步信号与环路输入信号之间的相位误差增大得越快，而环路对DCO的相位调节时间间隔，平均值是不变的（当输入信号一定时），故当发端和收端的时钟稳定度降低时，数字环位同步信号的同步抖动范围增大。
4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取位同步信号？为什么？对这两种码的连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？能。