实验三加法器的设计与应用
数字逻辑实验三 实验四
实验报告课程名称电子技术综合设计与实践题目名称实验三、实验四学生学院自动化学院专业班级物联网工程学号学生姓名指导教师2016年 6 月 26 日一、实验目的1、（实验三）用两片加法器芯片74283配合适当的门电路完成两个BCD8421码的加法运算。
2、（实验四）设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。
二、功能描述及分析实验三：（1）分别用两个四位二进制数表示两个十进制数，如：用A3 A2 A1A0表示被加数，用B3B2B1B0表示加数，用S3 S2 S1 S0表示“和”，用C0表示进位。
（2）由于BCD8421码仅代表十进制的0—9，所以加法修正规则：当S>9时，修正值为D3D2D1D0=0110；当S<9时，修正值为D3D2D1D0=0000。
（3）由真值表，我们可以得出D3=D0=0，D2=D1=FC4 + S4(S3+S2)实验四：(1)分别用四位二进制数来表示十进制数，触发器状态用DCBA表示，10个技术状态中的初值状态为0001。
(2)列出状态表，如下（3）得出次态方程：D n+1=BC， C n+1=B⊕C， B n+1=A D， A n+1=A⊕D（4）选用D触发器来实现，求触发器激励函数D4=BC， D3=B⊕C， D2=A D， D1=A⊕D（5）画出逻辑电路图如下：(6）四个触发器输出端一次输入到7447数码管译码器输入端。
三、实验器材实验三：（1）两片加法器芯片74283，两个或门，一个与门，8个按键，5个LED 显示灯。
（2）DE2开发板和QuartusⅡ7.2软件实验四：一个74292分频器、一个7447数码管译码器、四个D触发器、二个与门、二个非门、二个异或门四、实验结果（电路图）实验三：举例：1、当输入0001+0010时，输出是0011，,则对应的是指示灯是0与1号绿灯亮，代表十进制数里的十位数的进位指示灯C0不亮。
加法器电路设计实验报告
加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。
通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。
在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。
对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。
当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。
实验三报告
实验三报告实验一：实验题目:全加器真值表，验证74LS283的逻辑功能；观察实验现象，分析用4位全加器完成1位全加器或2位，3位全加器相加时电路应该如何连接？进位输出的位置是否在C0处显示？实验目的：掌握全加器的工作原理，逻辑功能及应用。
实验仪器：数字试验箱，若干导线，稳压电源，74LS283;实验原理：全加器主要用于数值计算，1位全加器实现两个1位二进制数相加，i位全加器可实现两个i位二进制数的加法运算。
实验电路图如图所示：该电路实现的是1位二进制的加法。
由图可得实验数据的记录表:位数输入进位与加数被加数和与输出进位C1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 C01 0 0 0 0 1 0 0 0 1 0 0 1 0 02 1 0 0 1 0 0 0 1 0 0 1 0 1 03 0 0 0 1 1 0 1 0 1 1 0 0 0 04 1 1 1 0 0 0 1 1 0 0 0 1 1 14 1 1 0 0 1 0 1 1 1 0 0 0 1 1实验结果：当全加器为1位相加时，输出进位在S1处，当全加器为2位相加时，输出进位在S2处。
实验二：实验题目：设计电路，完成1位十进制数的相加运算，实现2+3=？，4+6=？，7+9=？，并用数码管显示结果，画出完整的电路图，并以表的形式记录数据。
实验目的：学会全加器的相关功能，掌握其应用。
实验器材：数字电路试验箱一台；若干导线；稳压电源；实验原理：1位十进制加法器有9个输入端，其中加数和被加数各4个，进位输入1个，输出是5位，其中，和数4位，进位输出1位。
两个1位十进制数相加，和的最大值为19。
实验的电路图如图所示：实验结果：根据仿真电路可得实验结果如图所示：实验三：实验题目:按图连接B/BCD码转换电路，将实验结果填入自拟表中，分析数据是否符合要求，然后按图连接BCD加法电路，用数码管显示结果。
实验目的：掌握加法器的功能。
数字电路与逻辑设计实验报告
数字电路与逻辑设计实验报告数字电路与逻辑设计实验报告摘要：本实验旨在通过设计和实现数字电路和逻辑门电路，加深对数字电路和逻辑设计的理解。
实验过程中，我们使用了逻辑门电路、多路选择器、触发器等基本数字电路元件，并通过实际搭建电路和仿真验证，验证了电路的正确性和可靠性。
引言：数字电路和逻辑设计是计算机科学与工程领域的重要基础知识。
在现代科技发展中，数字电路的应用范围非常广泛，涉及到计算机、通信、控制等各个领域。
因此，深入理解数字电路和逻辑设计原理，掌握其设计和实现方法，对于我们的专业学习和未来的工作都具有重要意义。
实验一：逻辑门电路的设计与实现逻辑门电路是数字电路中最基本的元件之一，通过逻辑门电路可以实现各种逻辑运算。
在本实验中，我们通过使用与门、或门、非门等逻辑门电路，设计并实现了一个简单的加法器电路。
通过搭建电路和进行仿真验证，我们验证了加法器电路的正确性。
实验二：多路选择器的设计与实现多路选择器是一种常用的数字电路元件，可以根据控制信号的不同，选择不同的输入信号输出。
在本实验中，我们通过使用多路选择器，设计并实现了一个简单的数据选择电路。
通过搭建电路和进行仿真验证，我们验证了数据选择电路的正确性。
实验三：触发器的设计与实现触发器是一种常用的数字电路元件，可以存储和传输信息。
在本实验中，我们通过使用触发器，设计并实现了一个简单的二进制计数器电路。
通过搭建电路和进行仿真验证，我们验证了二进制计数器电路的正确性。
实验四：时序逻辑电路的设计与实现时序逻辑电路是一种特殊的数字电路，其输出不仅与输入信号有关，还与电路的状态有关。
在本实验中，我们通过使用时序逻辑电路，设计并实现了一个简单的时钟电路。
通过搭建电路和进行仿真验证，我们验证了时钟电路的正确性。
实验五：数字电路的优化与综合数字电路的优化与综合是数字电路设计中非常重要的环节。
在本实验中，我们通过使用逻辑代数和Karnaugh图等方法，对已有的数字电路进行了优化和综合。
加法器实训实验报告
一、实验目的1. 理解加法器的基本原理和结构。
2. 掌握加法器的使用方法和调试技巧。
3. 通过实际操作，加深对数字电路基础知识的理解。
二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。
本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。
1. 半加器：完成两个一位二进制数相加，并产生和与进位。
2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。
四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。
- 根据实验要求，连接输入端、输出端和电源。
- 使用逻辑分析仪观察输入信号和输出信号。
2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。
- 观察逻辑分析仪的输出，验证半加器的功能。
3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。
- 观察逻辑分析仪的输出，验证全加器的功能。
4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。
- 观察逻辑分析仪的输出，验证多位数的加法运算。
5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。
五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。
计算机组成原理加法器实验实训报告
计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。
二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。
实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。
在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。
七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。
我们也发现了一些问题并提出了改进建议。
在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。
八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。
实验三 加法器
实验三 加法器一． 实验目的1. 掌握全加器的工作原理与逻辑功能2. 掌握全加器的应用二． 实验器材74LS00 74LSS283（两片）三． 实验原理 74LS00电路图：74LS283电路图：一位全加器有三个输出端n A .n n 1B .C ，即被加数，加数及低一位向本位的进位，有两个输出端n S 和n C ,即相加和即向高一位的输出。
符号：真值表：函数式：nn n n 1n n n 1n n n 1n n n 1S A B C A B C A B C A B C ----=+++n n n 1A B C -=⊕⊕74LS283为四位加法器，A1. A2. A3. A4. 和B1. B2. B3. B4. 为两个4为二进制数，Ci 为输入端，Co 为输出端全加器可以实现组合逻辑函数，利用全加器实现四位二进制数向BCD码的转换，真值表如下：由上表可以看出，9以前即0000---1001，二进制数B和BCD码二者相等。
但9以后，即1010---1111，需给B加6（0110）才能和BCD码在数值上相等。
因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数0000---1001时为0000，为1001---1111时为0110，这样就实现B/BCD转换。
F与A3. A2. A1. A0 的关系可用卡诺图求得：F=A4A2+A4A3四．实验内容1. 按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示点路验证74LS283的逻辑功能，画出测试电路图:由上表可知测量值与理论值相同3. 设计电路，完成一位十进制数的加法器，并实验“7”+“9”=？，“6”+“4”=？，“3”+“2”=？。
加法器实验报告
加法器实验报告加法器实验报告一、实验背景加法器是计算机中最基础的逻辑电路之一，它的主要作用是将两个二进制数进行加法运算，并输出一个二进制数作为结果。
在计算机中，加法器的存在极为重要，因为它是所有计算的起点。
二、实验目的本实验的主要目的是通过制作加法器电路，掌握加法器的基本原理和操作方法。
通过实验，我们可以深入了解加法器的实现原理，在实践中体验二进制数的加法运算及其结果。
三、实验器材本次实验所需的器材如下：1.电路板2.电源线3.开关4.三枚LED灯5.四个按键6.电阻7.逻辑门SN74008.引线等四、实验步骤1.将电路板和电源线取出并清洗干净。
2.将电阻固定在电路板上。
3.将逻辑门SN7400安装到电路板上，并连接引线。
4.安装开关、LED灯和按键。
5.进行电路连接，注意避免短路和错接。
6.检查出错情况，重新调整电路连接。
7.开启电源并进行测试。
五、实验结果经过多次调整，我们成功地制作出了加法器电路，并进行了测试。
实验的结果显示：当我们同时按下两个按键时，相应的LED灯会点亮，从而输出结果。
六、实验误差及分析在实验过程中，我们发现有时LED灯不能很好地显示结果，这可能是由于电路连接不良或电阻的阻值不准确造成的。
在检查出错情况时，我们需要细心认真，尤其是对于电路连接的质量非常重要。
七、实验心得通过本次实验，我们深入了解了加法器的基本原理和操作方法。
同时，我们也掌握了电路连接和调试的技巧，认识到了实验中心细节的重要性。
通过实践，我们加深了对计算机逻辑电路的理解和应用，也提升了我们的创新能力和动手实践能力。
总之，本次实验让我们得到了很大的收获，不仅增强了我们对计算机逻辑电路的认识，也提高了我们的实验技能和科学素质。
我们相信，在今后的学习和实践中，这次实验的经验和教训将对我们有很大的帮助。
074-王楠-计组实验三(超前进位加法器设计实验)
延安大学计算机学院实验报告专用纸
这个4 x 4阵列乘法器的原理如图1-3-1所示。
FA (全加器)的斜线方向为进位输出，竖线方向为和输出。
图中阵列的最后-行构.成了一个串行进位加法器。
由于FA一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同- -极中任意- -位FA加法器的进位输出与和输出几乎是同时形成的,与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输，入延迟仅与FA 的级数(行数)有关，即与乘数位数有关。
本实验用CPLD来设计一个4x4位加法器，且全部采用原理图方式实现。
【5】实验步骤
(1)根据上述阵列乘法器的原理，使用Quartus |I 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图1-3-2所示，框外文字表示I/O号，框内文字表示该引脚的含义。
(2)关闭实验系统电源，按图1-3-3连接实验电路，图中将用户需要连接的信号用圆圈标明。
(3)实物图如下：
(4)打开实验系统电源，将生成的POF文件下载到EPM1270中去。
(5)以CON单元中的SD10...SD13四个二进制开关为乘数A，SD14.. SD17四个二进制开关为被乘数B,而相乘的结果在CPLD单元的L7...LO八个LED灯显示。
给A和B置不同的数，观察相乘的结果。
【6】实验结果
1、输入:1111 1111
结果:1111111
2、输入:0000 0000
结果:00000000。
数字逻辑课程实验教学大纲
《数字逻辑》课程实验教学大纲课程编号：031011课程总学时：64 实验学时：16课程总学分：3.5适用专业：计算机科学与技术、网络工程、软件工程、物联网工程一、本课程实验的主要目的与任务开设《数字逻辑》课程实验，旨在加深学生对《数字逻辑》课程理论内容的理解，培养学生分析、设计、组装和调试数字电路的基本技能，掌握数字逻辑课程实验方法与步骤，并为学习后续课程打下坚实的基础。
二、本课程实验项目注：1、类型---指验证性、综合性、设计性；2、该表格不够可拓展。
三、各实验项目主要实验内容和基本要求各实验项目的主要内容和基本要求见附录。
四、实验成绩考核与评定办法学生应做好实验准备，认真完成每个实验，按时完成实验报告，任课教师应认真批改实验报告并给出实验报告成绩。
根据出勤情况、实际操作情况和实验报告进行实验评分，成绩评定为优秀（A）、良好（B）、中等（C）、及格（D）和不及格（E）五个档次。
五、主要参考书目实验指导书：《数字逻辑和数字电路实验指导书》，清华大学科教仪器厂编。
六、本大纲说明《数字逻辑》课程实验教学大纲和《数字逻辑》课程教学大纲相对应，具体见“《数字逻辑》课程教学大纲”。
撰写人：朱贵宪审定人：常国权批准人：执行时间：附录：实验一门电路的特性研究1.实验目的（1）掌握门电路的主要特性及逻辑功能；（2）掌握门电路的延迟时间的测量方法；（3）了解和掌握门电路延迟时间对电路的影响；（4）了解和掌握数字电路所用的仪器设备（重点是示波器本实验要求示波器40M 以上）；（5）了解和熟悉集成电路器件的管脚和用法。
2.实验内容；（1）测试与非门传输延迟时间tpd（2）测试用与非门组成的闭环振荡器；产生的尖峰信号；（3）测试延迟时间tpd（4）设计一个电路，消除尖峰干扰的影响并分析尖峰干扰的原因和消除的方法。
3.实验要求（1）熟练掌握示波器的使用；（2）熟悉数字逻辑实验系统的功能特点。
4.实验器材（1）数字逻辑实验箱、示波器、数字万用表，数字示波器；（2）74LS00 2片、74LS86 1片。
加法器实验实训报告
加法器实验实训报告引言：本次实验旨在设计和构建一个加法器电路，实现两个二进制数的相加操作。
加法器是计算机中最基本的逻辑电路之一，其功能对于计算机的运算和逻辑处理至关重要。
通过本次实验，我们将掌握加法器的原理和实现方法，并通过实际搭建电路进行验证。
一、实验目的本次实验的主要目的是：1.了解加法器的基本原理和工作方式；2.学习二进制数的相加操作；3.掌握加法器电路的设计和构建方法；4.通过实际搭建电路，验证加法器的正确性。
二、实验原理加法器是一种基于二进制数的逻辑电路，用于将两个二进制数相加并输出结果。
常见的加法器有半加器、全加器和多位加法器等。
本次实验我们将使用全加器来实现两个二进制数的相加。
全加器的输入包括两个待相加的二进制数和一个进位信号（前一位相加的进位），输出为相加结果和进位信号。
全加器的逻辑电路可通过逻辑门的组合实现。
三、实验步骤1.根据实验要求，确定加法器的位数并设计电路结构；2.根据设计的电路结构，确定所需的逻辑门类型和数量；3.根据逻辑门的真值表，确定逻辑门的输入输出关系；4.根据逻辑门的输入输出关系，设计逻辑门的电路图；5.根据设计的逻辑门电路图，搭建实验电路；6.验证电路的正确性，通过输入不同的二进制数进行相加操作，并观察输出结果是否符合预期；7.根据实验结果，总结加法器的工作原理和特点。
四、实验结果与分析通过实验，我们成功地设计并构建了一个加法器电路，并通过输入不同的二进制数进行相加操作。
实验结果表明，加法器能够正确地完成二进制数的相加，输出结果与预期一致。
五、实验总结本次实验通过设计和构建加法器电路，加深了我们对加法器原理和工作方式的理解。
通过实际操作，我们掌握了加法器电路的设计和构建方法，并验证了其正确性。
加法器作为计算机中最基本的逻辑电路之一，其重要性不言而喻。
通过本次实验，我们进一步认识到了加法器在计算机运算和逻辑处理中的重要作用。
六、实验心得通过本次实验，我深刻体会到了电路设计和构建的重要性。
实验三 组合逻辑电路
实验三组合逻辑电路一、实验目的1. 通过简单的组合逻辑电路设计与调试，掌握采用小规模（SSI）集成电路设计组合逻辑电路的方法。
2. 用实验验证所设计电路的逻辑功能。
3. 熟悉、掌握各种逻辑门的应用。
二、实验原理组合逻辑电路是最常见的逻辑电路之一，可以用一些常用的门电路来组合成具有其他功能的门电路。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，而与电路过去的状态无关。
在电路结构上的特点是只包含门电路，而没有存储（记忆）单元。
在使用中、小规模集成电路来设计组合电路时，一般步骤如图3-1所示：1. 进行逻辑抽象，首先根据设计任务的要求建立输入、输出变量，列出其真值表。
2. 用卡诺图或代数法化简，求出最简逻辑表达式。
3. 根据简化后的逻辑表达式，画出逻辑电路图。
若已知逻辑电路，欲分析组合电路的逻辑功能，则分析步骤为：1. 由逻辑电路图写出各输出端的逻辑表达式。
2. 由逻辑表达式列出真值表。
3. 根据真值表进行分析，从而确定电路功能。
组合电路的设计过程是在理想情况下进行的，即假设一切器件均没有延迟效应。
图3-1 组合逻辑电路设计流程图三、实验仪器及器件1. EL-ELL-Ⅳ型数字电路实验系统2. 集成电路芯片：74LS00 74LS04 74LS86等四、实验内容及步骤1. 测试用异或门和与非门组成的半加器的逻辑功能如果不考虑来自低位的进位而能够实现将两个1位二进制数相加的电路，称为半加器，半加器的符号如图3-2所示。
半加器的逻辑表达式为：AB COBABABAS=⊕=+=根据半加器的逻辑表达式可知，半加和S是输入A、B的异或，而进位CO则为输入A、B相与，故半加器可用一个集成异或门和二个与非门组成，电路如图3-3所示。
COA BS CO图3-2 半加器符号 图3-3 异或门和与非门组成的半加器逻辑电路在实验仪上用74LS00及74LS86按图3-3接线，当输入端A 、B 为表3-1所列状态时，测量输出端S 及CO 的逻辑状态，将结果记录于表3-1中。
【西安交通大学】【数字逻辑实验】【实验三 组合电路与全加器设计实验】
Xi’an Jiaotong University 全加器电路参考图：ADDER_F.QDF
半加器电路参考图：ADDER_H.QDF
1.使用 使用QUARTUS软件完成电路设计 使用 软件完成电路设计 2.先设计半加器电路，并进行仿真测试 先设计半加器电路， 先设计半加器电路 3.利用半加器电路再完成全加器电路设计，并进行 利用半加器电路再完成全加器电路设计， 利用半加器电路再完成全加器电路设计 仿真测试 4.下载后连线做硬件验证测试 下载后连线做硬件验证测试
Xi’an Jiaotong University
1. 半加器 半加器是能实现两个一位二进制数相加求得和数及向高位 进位的逻辑电路。因为只考虑 了两个加数本身，没有考虑低 位来的进位，这也就是半加器一词的由来。 。
建立真值表： 建立真值表：
输入
被加数A 0 0 1 1 加数B 0 1 0 1 0 1 1 0
An
B C 为进位， 为本位和， 为向高位的进位； 为被加数， 为加数， 为被加数， n 为加数， n −1 为进位， S n 为本位和，Cn 为向高位的进位；
逻辑表达式
Sn=An⊕Bn⊕Cn-1 Cn=(An⊕Bn)Cn-1+ An·Bn
Xi’an Jiaotong University
三、实验设计与调试
输出
和数S 进位C 0 0 0 1
ห้องสมุดไป่ตู้
由真值表得逻辑表达式
S = A⊕ B C = A• B
Xi’an Jiaotong University
前面是由与非门构成的半加器 下图是由异或门、 下图是由异或门、与门构成的半加器
这两个电路同样实现两 个一位二进制数相加的功 是它们的和， 是向 能。S是它们的和，C是向 是它们的和 高位的进位。根据S和 的 高位的进位。根据 和C的 表达式， 表达式，将原电路图改画 成如图所示的逻辑图。 成如图所示的逻辑图。
加法器及应用实验
2. 超前进位加法器
i i i i i i i -1 i -1 i -1 进位函数： G +PG +P P G +P CI i i i -1 i i -1 i -2 i -2 i -2 COi = Ai Bi +(Ai Bi )CIi … CIi =COi 1 +P P G ...+P P ...P G 若将AiBi定义为Gi，同 Gi +PG i i -1 i i -1 i -2 i i -1 1 0 时将Ai+Bi定义为Pi，则 + P P P ...P CI i i -1 i -2 1 0 COi表达式可改写成:
输出
Sn Cn
全加器的真值表、逻辑表达式
输 A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
入 CI 0 1 0 1 0 1 0 1
输 S 0 1 1 0 1 0 0 1
出 CO 0 0 0 1 0 1 1 1
S ABCI ABCI ABCI ABCI A B CI
74HC283(1)输出大于9时：
S3 1 1 1 1 1 1 S2 0 0 1 1 1 1 S1 1 1 0 0 1 1 S0 0 1 0 1 0 1
74HC283(1)输出大于15后: 故修正条件为:
C1o 1
Co C1o S3S2 S3S1 C1o S3S2 S3S1
二 进 制加法运算规则： 逢二进一
0+0=0
0+1=1
1+0=1
1+1=0 产生进位 1
加法器及其应用实验 加法器分类：一位加法器（半加器、全加器）；
03实验三 加法器的设计与应用
4位二进制加 数A 输入端
向高位片的 进位输出 本位和输出端 相加结果读数为 C0S3S2S1S0
4位二进制加 数B 输入端 低位片进位输入端
74LS283逻辑符号
四、实验内容及步骤
1.用基本门电路实现全加器电路。
解：①逻辑抽象 输入变量： 被加数为A，加数为B 由低位来的进位为Ci 输出变量： 相加后本位和为S 往高位的进位为Co
i i
1
1
BCi A 00 01 0 1 1
11 1
1
10
1
Co A BC i A B C i AB C i ABC ( A B ) C i AB ( A B ) C i AB
四、实验内容及步骤
③逻辑电路图
用一片74LS00和一片74LS86即可实现。
四、实验内容及步骤
如：
要考虑低位 来的进位
0 0 0 1
全加器实现
+ 0 0 1 1
进位
1 1 01 0 0
不考虑低位 来的进位
半加器实现
三、实验原理
多个一位全加器进行级联可以得到多位全加器。 74ls283是采用快速进位的四位二进制全加器.与之 类似的还有 74ls83等。
83管脚图
三、实验原理
A4 A3 A2 A1 B4 B3 B2 B1 CI ∑ CO S4 S3 S2 S1 S4 S3 S2 S1
END
兰州交通大学 国家级电工电子实验教学示范中心
真值表
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
Ci 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1
Co 0 0 0 1 0 1 1 1
数字电路实验报告实验三加法器
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
实验三 全加器
实验三全加器一、实验目的1、掌握组合逻辑电路设计原理。
2、正确理解多位加法器的相加原理。
二、实验原理全加器在进行加法运算时，不仅要考虑与加数相加，而且还要考虑相邻低位的进位信号，同时产生和与向相邻高位的进位信号。
三、实验内容及步骤1、根据真值表设计出6位二进制全加器的VHDL程序。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY full6 ISPORT(A0,A1,A2,A3,A4,A5:IN STD_LOGIC;B0,B1,B2,B3,B4,B5:IN STD_LOGIC;Ci:IN STD_LOGIC;S0,S1,S2,S3,S4,S5:OUT STD_LOGIC;Co:OUT STD_LOGIC);END full6;ARCHITECTURE one OF full6 ISCOMPONENT fullPORT(a,b,ci:IN STD_LOGIC;s,co:OUT STD_LOGIC);END COMPONENT;SIGNAL D,E,F,G,H:std_logic;BEGINU0:full PORT MAP(A0,B0,Ci,S0,D);U1:full PORT MAP(A1,B1,D,S1,E);U2:full PORT MAP(A2,B2,E,S2,F);U3:full PORT MAP(A3,B3,F,S3,G);U4:full PORT MAP(A4,B4,G,S4,H);U5:full PORT MAP(A5,B5,H,S5,Co);END one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY full ISPORT(a,b,ci:IN STD_LOGIC;s,co:OUT STD_LOGIC);END full;ARCHITECTURE one OF full ISBEGINs<=a xor b xor ci;co<=(a and b) or (a and ci) or (b and ci);END one;2、对程序进行编译仿真，观察仿真波形是否符合设计要求。
加法器实验报告
加法器实验报告加法器实验报告随着社会一步步向前发展，报告与我们的生活紧密相连，报告具有双向沟通性的特点。
在写之前，可以先参考范文，以下是小编为大家整理的加法器实验报告，仅供参考，大家一起来看看吧。
加法器实验报告1一、实验目的1、了解加法器的基本原理。
掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具Quartus II和Modelsim的'使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
4、掌握半加器设计方法5、掌握全加器的工作原理和使用方法二、实验内容1、建立一个Project。
2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器3、进行编译，修改错误。
4、建立一个波形文件。
（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真Simulation三、实验步骤1、启动QuartusⅡ2、建立新工程NEW PROJECT3、设定项目保存路径＼项目名称＼顶层实体名称4、建立新文件Blok Diagram/Schematic File5、保存文件FILE /SAVE6、原理图设计输入元件符号放置通过EDIT>SYMBOL插入元件或点击图标元件复制元件转动元件删除管脚命名PINNAME元件之间连线（直接连接，引线连接）7、保存原理图8 、编译：顶层文件设置，PROJECT>Set as TopLevel开始编译processing>Start Compilation编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行9 、逻辑符号生成FILECreat/update>create Symbol File forCurrent File10 、仿真建立仿真wenjian添加需要的输入输出管脚设置仿真时间设置栅格的大小设置输入信号的波形保存文件，仿真功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。
计算机组成原理加法器实验
实验三带进位的算术运算实验
一、实验目的内容
1、掌握简单运算器的组成以及数据传送通路。
2、验证运算功能发生器（74HC181）的组合功能。
3、掌握用4位ALU芯片74HC181设计8位ALU方法(负逻辑)
二、实验原理
三、实验步骤
l、按图画出实验电路
2、根据74HC181的功能见S3 S2 S1 S0=1001，M=0，表中“A”和“B”分别表示参与运算的两个8位二进制数，
3、验证2片74HC181进行8位算术运算，观察运算器的输出，填入表1-2中，并和理论值进行比较、验证74HC181的功能。
(负逻辑)
四、实验结果
完成实验步骤，完成实表1－2,在显示结果后将指示灯显示的值与输入的数据进行比较；比较理论分析值与实验结果值；并对结果进行分析。
五、实验过程中出现的问题
六、实验收获和体会
七、实验思考题
1、实验电路中，如果将低4位的ALU芯片的输出脚CN+4与高4位ALU芯片的输入脚CN之间的连线去掉，将高4位ALU芯片的输入脚CN接地，表2-1中的输出F有变化吗？为什么？
2、如何用4位ALU芯片74LS181设计16位ALU?。
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三、实验原理
全加器：用门电路实现两个二进制数相加并求出和的组合 逻辑电路称为一位全加器。一位全加器需考虑由低位来的进位， 进位与本位两个二进制数相加后输出本位和以及向高位的进位。
如：
00 0 1
+ 00 1 1
进位 1 1 01 0 0
要考虑低位 来的进位
全加器实现
不考虑低位 来的进位
半加器实现
三、实验原理
四、实验内容及步骤
4.用四位超前进位加法器74ls283设计一个加/减运 算电路,当M=0时,实现加法；当M=1时实现减法。
CO S3 S2 S1 S0
CO S3 S2 S1 S0
VCC
74LS283 CI
CI
GND A3 A2 A1 A0 B3 B2 B1 B0
=1 =1 =1 =1
A3 A2 A1 A0 B3 B2 B1 B0
四、实验内容及步骤
3.用74ls283完成8421BCD码和余3码之间的转换
8421码+0011=余三码
四、实验内容及步骤
3.用74ls283完成8421BCD码和余3码之间的转换
余3码
8421BCD码
0011
由74LS283构成的代码转换电路
四、实验内容及步骤
4.用四位超前进位加法器74ls283设计一个加/减运 算电路,当M=0时,实现加法；当M=1时实现减法。
S Co 00 10 10 01 10 01 01 11
四、实验内容及步骤
②卡诺图化简
S BCi A 00 01 11 10
0
1
1
11
1
Co BCi A 00 01 11 10
0
1
1
111
S ABCi ABCi ABCi ABCi (AB AB)Ci (AB AB )Ci A B Ci
对于 A B，可以表示为补码运算式：A B A B 1 ,
B的反码可以用异或门来实现。这样“A”可以直接输入到一 组
四位二进制的数，“1”可以直接由最低位进位CI端输入高电
平
N反=（2n-1）-N原
“1”，从而实现了把减法变成加法。
N补=2n-N原 ; N补=N反+1
A-B=A+B补-2n =A+B反+1-2n
五、分析与思考
1.74LS283如何实现级联？ 2.如何将余3码转换成BCD码？ 3.将实验内容4中的条件改为“当M=1时,实现加法； 当M=0时，实现减法”时应该如何设计电路？
END
兰州交通大学 国家级电工电子实验教学示范中心
Co ABCi ABCi ABC i ABC (A B)Ci AB ( A B)Ci • AB
四、实验内容及步骤
③逻辑电路图
用一片74LS00和一片74LS86即可实现。
四、实验内容及步骤
2.验证4位超前进位加法器74ls283的逻辑功能测试
A 0010 0111 1011 1101 1110 B 1010 0100 0011 0001 1001 Ci + 1 + 1 + 0 + 0 + 0 ∑S Co
CI
74LS283逻辑符号向高Leabharlann 片的 进位输出本位和输出端
相加结果读数为 C0S3S2S1S0
四、实验内容及步骤
1.用基本门电路实现全加器电路。
解：①逻辑抽象
输入变量： 被加数为A，加数为B 由低位来的进位为Ci
真值表 输出变量： 相加后本位和为S 往高位的进位为Co
A B Ci 000 001 010 011 100 101 110 111
多个一位全加器进行级联可以得到多位全加器。 74ls283是采用快速进位的四位二进制全加器.与之 类似的还有 74ls83等。
74ls283管脚图
三、实验原理
4位二进制加
数A 输入端
4位二进制加
数B 输入端
低位片进位输入端
A4 ∑
A3
A2
CO
A1
B4
S4 S4
B3
S3 S3
B2
S2 S2
B1
S1 S1
纲要
一、实验目的 二、实验器材及仪器 三、实验原理 四、实验内容及步骤 五、分析与思考
一、实验目的
• 进一步熟悉组合逻辑电路的特点及分析方法 • 掌握半加器的组合逻辑电路设计、构建方法 • 掌握集成加法器的功能与应用
二、实验器材及仪器
• 数字逻辑实验台 • 集成芯片74LS283、74LS00、74LS86等 • 导线若干