多功能数字钟——时分秒

电子电路综合实验设计报告

——多功能数字钟的设计

目录

目录 (2)

一．实验目的 (3)

二．设计要求 (3)

三．总体设计概要 (3)

四．单元电路设计 (4)

4.1振荡器电路 (4)

4.2分频器电路 (7)

4.3 时间计时单元的设计 (9)

4.4译码与显示电路的设计 (13)

4.5校时电路的设计 (15)

4.6定时控制电路的设计 (17)

4.7方案一整体电路图 (18)

4.8 模块接线图及仿真结果 (18)

4.8.1用ＥＷＢ软件绘制的单元接线图 (18)

4.8.2单元模块仿真 (21)

4.8.3整体仿真 (22)

五.测试结果分析 (23)

六．面包板 (23)

七．设计过程中出现的问题 (25)

八.实验用到的器件 (25)

一．实验目的

（1）加深对数字电子技术的理论知识的理解，结合实践进一步加深对单元电路基本功能的掌握和应用。

（2）通过具体数字电路模型，掌握一种常用电子电路仿真的软件，使学生能利用所学理论知识完成实际电路的设计、仿真和制作。

（3）掌握数字钟的基本知识以及所用数字钟相关芯片的功能及使用方法。

（4）了解面包板结构及其接线方法。

（5）熟悉数字钟电路的设计与制作。

二．设计要求

本课题是设计一个多功能数字钟，准确计时，以数字形式显示，时、分、秒的时间；小时的计时要求为“12翻1”，分和秒的计时要求为60进位。三．总体设计概要

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟电路系统的组成方框图如下。

四．单元电路设计

4.1振荡器电路

芯片介绍：555定时器

引脚功能：

V i1（TH）：高电平触发端，简称高触发端，又称阈值端，标志为TH。V i2（TR）：低电平触发端，简称低触发端，标志为TR。

V CO：控制电压端。

V O：输出端。

Dis：放电端。

Rd：复位端。

低触发：当输入电压V i2<31V CC 且V i1<32V CC 时，V TR =0，V TH =0，比较器C 2输出为低电平，C 1输出为高电平，基本RS 触发器的输入端S =0、R =1，使Q ＝1，Q ＝0，经输出反相缓冲器后，V O ＝1，T 截止。这时称555定时器“低触发”； 保持：若V i2>31V CC 且V i1<32V CC ，则V TR =1，V TH =0，S =R =1，基本RS 触发器保持，V O 和T 状态不变，这时称555定时器“保持”。

高触发：若V i1>32V CC ，则V TH =1，比较器C 1输出为低电平，无论C 2输出何种电平，基本RS 触发器因R =0，使Q ＝1，经输出反相缓冲器后，V O ＝0；T 导通。这时称555定时器“高触发”。

555定时器控制功能表

555定时器内部结构

Vi1(TH)

Vi2

Vco

.

.

.

(a) 555的逻辑符号

(b) 555的引脚排列

555定时器逻辑符

设计：

振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 电路图如图。

本课程设计采取用555定时器构成的多谐振荡器。由555定时器和外接元件R1、R2、C1构成多谐振荡器，脚2与脚6直接相连，如图所示。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C 充电，以及C 通过R2向放电端 Ct 放电，使电路产生振荡。输出信号的时间参数是： T ＝tw1＋tw2， tw1＝0.7(R1＋R2)C ， tw2＝0.7R2C

× <32V CC

<32V CC >3

2V CC × <31V CC

>3

1V CC

×

L H H H

L H 不变 L

导通 截止 不变 导通

输出波形仿真图如图所示

4.2分频器电路

芯片介绍：

74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。图17－3为74LS90引脚排列，表17－1为功能表。

通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。(5)清零、置9功能。a) 异步清零当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。b) 置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA ＝1001。

74LS90引脚排列图