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EDA实验报告三（3-8译码器的设计）

EDA实验报告三（3-8译码器的设计）实验三：3-8译码器的设计⼀、实验⽬的1、学习Quartus II 7.2软件设计平台。

2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的⽂本输⼊法。

4、学习和掌握3-8译码器的⼯作和设计原理。

5、初步掌握该实验的软件仿真过程。

⼆、实验仪器PC机，操作系统为Windows7/XP，本课程所⽤系统均为WindowsXP（下同），Quartus II 7.2设计平台。

三、实验步骤1、创建⼯程，在File菜单中选择New Project Wizard，弹出对话框如下图所⽰在这个窗⼝中第⼀⾏为⼯程保存路径，第⼆⾏为⼯程名，第三⾏为顶层⽂件实体名，和⼯程名⼀样。

2、新建设计⽂本⽂件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。

3、⽂本输⼊，在⽂本中输⼊如下程序代码：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0);beginCOMB:=C&B&Acase COMB iswhen "000"=>Y<="11111110";when "001"=>Y<="11111101";when "010"=>Y<="11111011";when "011"=>Y<="11110111";when "100"=>Y<="11101111";when "101"=>Y<="11011111";when "110"=>Y<="10111111";when "111"=>Y<="01111111";when others=>Y<="XXXXXXXX";end case;end process;end rtl;然后保存到⼯程中，结果如下图所⽰：4、编译，如果有多个⽂件要把这个⽂件设为当前顶层实体，这样软件编译时就只编译这个⽂件。

EDA实验报告

EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。

将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。

整个设计过程完整的学习了QuartusII的整个设计流程。

实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。

本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。

例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。

接有高电平段发亮，于是数码管显示“5”。

实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。

运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。

新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。

EDA-实验报告

实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。

若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。

对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。

则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。

eda技术实验报告

eda技术实验报告EDA技术实验报告引言EDA（Electronic Design Automation）技术是电子设计自动化的缩写，是现代电子设计中不可或缺的一环。

它通过计算机辅助设计，提高了电路设计的效率和质量。

本文将介绍EDA技术的背景、应用和实验结果。

背景随着电子产品的不断发展，电路设计变得越来越复杂，传统的手工设计已经无法满足需求。

EDA技术的出现填补了这一空白。

它利用计算机的强大计算能力和算法，帮助设计师完成电路设计、仿真、布局和验证等工作。

应用1. 电路设计EDA技术的核心应用是电路设计。

通过EDA工具，设计师可以绘制电路图、选择器件、进行参数设置等。

EDA工具还可以自动进行电路优化，提高电路性能。

2. 仿真验证在电路设计完成后，需要对电路进行仿真验证。

EDA技术可以提供准确的仿真结果，帮助设计师分析电路的性能和稳定性。

仿真验证可以帮助设计师发现潜在的问题，提前解决。

3. 物理布局物理布局是将电路逻辑转化为实际的物理结构。

EDA技术可以自动进行物理布局，优化电路的面积和功耗。

物理布局的好坏直接影响到电路的性能和可靠性。

4. 电路验证在电路设计完成后，需要进行电路验证，确保电路的正确性和可靠性。

EDA技术可以自动进行电路验证，提供准确的验证结果。

电路验证可以帮助设计师发现设计缺陷，提高电路的可靠性。

实验设计在本次实验中，我们选择了一款EDA工具进行实验。

首先，我们设计了一个简单的数字电路，包括与门和或门。

然后，利用EDA工具进行电路仿真和优化。

最后，对电路进行物理布局和验证。

实验结果通过实验，我们得到了以下结果：1. 仿真结果显示，设计的数字电路在不同输入条件下均能正确输出结果，验证了电路的正确性。

2. 通过优化算法，我们成功提高了电路的性能，减少了功耗和面积。

3. 物理布局结果显示，电路的布局紧凑，满足了设计要求。

4. 电路验证结果显示，电路的功能和性能均符合设计要求，验证了电路的可靠性。

EDA实验报告31_十六进制7段数码管显示译码设计

3. 将以上两个底层 vhdl 文件拷贝到顶层文件 nt_7seg_top 目录，创建 project，用元件例化语句完成顶层电路 nt_7seg_top.vhdl 的设计，编译、仿真，给出时序波形图，引脚锁定，编程下载，并进
行硬件测试
实验结果及分析
1．十六进制计数器计数到 ‚1111‛时 cout 产生进位信号 2.每一次计数对应数码管不同的显示译码输出，由顶层文件 nt_7seg_top.vhdl 的时序仿真波形图可见，当数码管显示到“71”即对应的十六进制 ‚F‛时，计数值清零（rst0 <= ‘0’）,数码管重新从 “3F”即 ‘1’递增至 ‘F’循环显示。
EDA 技术与应用实验报告
姓名
学号
专业年级电子信息工程
实验题目十六进制 7 段数码显示段数码显示译码设计和硬件验证 2. 通过 VHDL 语言设计 7 段数码显示译码电路，进一步掌握层次化设计
方法
1. 数字系统中的数据处理和运算都是二进制的，输出表达为十六进制数。为了满足十六进制数的译码显示，可利用译码程序在 FPGA/CPLD 中来实现
2. 输出信号 LED_7seg 的 7 位分别接数码管的 7 个段 a-b-c-d-e-f-g(-h)，高位在左，低位在右（如果有小数点，增加 h 段）。由于使用的是共阴极数码管，各个段接高电平时发光，低电平不亮。
实验原理
实验内容
实验一：十六进制 7 段数码显示译码设计 1. 用 VHDL 文本输入方法，完成十六进制计数器和 7 段数码显示译码电
实验过程中所遇到的问题及相应的解决方法
1. 实验过程中，由于在对顶层文件 nt_7seg_top.vhdl 进行编译时，没有把两个底层文件加入到工程来，故编程下载后数码管没有任何

EDA实验报告

EDA实验报告学院：班级：姓名：学号：实验三译码器、选择器实验实验内容：1：按照教材第5 章内容，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL 程序，并实现其仿真；(一)BCD-七段显示译码器程序代码如下：modulebcd_decorder(y,a);output[6:0]y;input[3:0]a;reg[6:0]y;always@(a)begincase(a[3:0])4'b0000:y[6:0]=7 'b1111110;4'b0001:y[6:0]=7 'b0110000;4'b0010:y[6:0]=7 'b1101101;4'b0011:y[6:0]=7'b1111001;4'b0100:y[6:0]=7'b0110011;4'b0101:y[6:0]=7'b1011011;4'b0110:y[6:0]=7'b1011111;4'b0111:y[6:0]=7'b1110000;4'b1000:y[6:0]=7'b1111111;4'b1001:y[6:0]=7'b1111011;4'b1010:y[6:0]=7'b1110111;4'b1011:y[6:0]=7'b0011111;4'b1100:y[6:0]=7'b1001110;4'b1101:y[6:0]=7'b0111101;4'b1110:y[6:0]=7'b1001111;4'b1111:y[6:0]=7'b1000111;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(二)数据选择器程序代码如下：modulemux4(y,d0,d1,d2,d3,g,a);output y;input d0,d1,d2,d3;input g;input[1:0]a;reg y;always@(d0 or d1or d2 or d3 or g or a)beginif(g==0) y=0;elsecase(a[1:0])2'b00:y=d0;2'b01:y=d1;2'b10:y=d2;2'b11:y=d3;default:y=0;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(三)数据分配器程序代码如下：module demux4(y0,y1,y2,y3,din,a);output y0,y1,y2,y3;input din;input[1:0]a; reg y0,y1,y2,y3; always@(din,a) begin y0=0;y1=0;y2=0;y3=0;case(a[1:0])2'b00:y0=din;2'b01:y1=din;2'b10:y2=din;2'b11:y3=din;default:;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(四)数字比较器程序代码如下：module comparator_4(y1,y2,y3,a, b);output y1,y2,y3;input[3:0]a,b;reg y1,y2,y3;always@(a,b)begin if(a>b)beginy1=1;y2=0;y3=0;endelse if(a==b)beginy1=0;y2=1;y3=0;endelse if(a<b)beginy1=0;y2=0;y3=1;endendendmodule功能仿真如下：时序仿真如下：包装如下：2：按照教材第6 章内容，编写RS 触发器、JK 触发器Verilog HDL 程序，并实现其仿真；(五)RS 触发器程序代码如下：moduleRS(q,qn,s,r);output q,qn;input s,r;reg q,qn; reg q1,qn1;always@(*)beginq1=~(s&qn1);qn1=~(r&q1);q=q1;qn=qn1;endendmodule功能仿真如下：时序仿真如下：包装如下：(六)JK 触发器程序代码如下：moduleJK(q,qn,j,k,r,s,cp);output q,qn;input j,k,r,s,cp;reg q,qn;always@(posedge cp)beginif({r,s}==2'b01)beginq<=0;qn<=1;endelse if({r,s}==2'b10)beginq<=q;qn<=qn;endelse if({r,s}==2'b11)beginif ({j,k}=='b00)beginq<=q;qn<=qn;endelse if ({j,k}=='b01)beginq<=0;qn<=1;endelse if ({j,k}=='b10)beginq<=1;qn<=0;endelse if ({j,k}=='b11)beginq<=~q;qn<=~qn;endendendendmodule功能仿真如下：时序仿真如下：包装如下：实验四时序逻辑电路实验实验内容：1：按照教材第7 章内容，编写同步4 位二进制计数器、异步计数器、减法计数器、寄存器的Verilog HDL 程序，并实现其仿真（1）同步4 位二进制计数器程序如下：modulecnt16(co,q,clk,r,s,en,d); output[3:0]q;output co;input clk,r,s,en;input[3:0]d;reg[3:0]q;reg co;always@(posedge clk) if(r) begin q=0;endelsebeginif(s)begin q=d;endelseif(en)beginq=q+1;if(q==4'b1111)begin co=1;endelsebegin co=0;endendelsebegin q=q;endendendmodule功能仿真如下：时序仿真如下：包装如下：（2）异步计数器程序如下：moduleyb_cnt16(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;reg[3:0]qn;always@(posedge clk) beginif(!rst)beginq[0]=0;qn[0]=1;end elsebeginq[0]=~q[0];qn[0]=~q[0]; endendalways@(posedge qn[0])beginif(!rst)beginq[1]=0;qn[1]=1;endelsebeginq[1]=~q[1];qn[1]=~q[1];endendalways@(posedgeqn[1])beginif(!rst)beginq[2]=0;qn[2]=1;endelsebeginq[2]=~q[2];qn[2]=~q[2];endendalways@(posedgeqn[2])beginif(!rst)beginq[3]=0;qn[3]=1;endelsebeginq[3]=~q[3];qn[3]=~q[3];endendendmodule功能仿真如下：时序仿真如下：包装如下：（3）减法计数器程序如下：modulejian_cnt10(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;always@(posedge clk) beginif(rst)begin q<=0;endelse if(q==4'b0000)beginq<=4'b1001;endelsebegin q<=q-1;endendendmodule功能仿真如下：时序仿真如下：包装如下：（4）寄存器程序如下：modulereg8_1(q,d,oe,clk); output[7:0]q; input[7:0]d;input oe,clk; reg[7:0]q;always @(posedge clk)beginif(oe)begin q<=8'bz;endelsebegin q<=d;endendendmodule功能仿真如下：时序仿真如下：包装如下：。

eda实验报告

eda实验报告
1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。

2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。

常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。

3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。

其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。

3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。

在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。

3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。

3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。

在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。

4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。

此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。

EDA实验报告

EDA实验报告EDA（VHDL编程）实验报告一、引言EDA (Electronic Design Automation) 是一种用于电子设计和验证的自动化工具。

VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述和建模数字系统。

本实验旨在使用VHDL编程并使用EDA工具进行设计和验证。

二、实验目的1.理解并熟悉VHDL编程2.学会使用EDA工具进行设计和验证3.实践数字系统的建模和仿真三、实验过程1.VHDL编程根据实验要求，我们使用VHDL编程来实现一个4位2选1多路器。

首先，我们定义输入端口和输出端口，并声明所需的信号和变量。

然后，我们编写组合逻辑和时序逻辑以实现所需的功能。

最后，我们将实例化该多路器并指定其输入和输出端口。

2.EDA工具设计和验证我们选择了 Xilinx ISE Design Suite 作为我们的 EDA 工具。

首先，我们创建一个新的项目并选择相应的 FPGA 芯片。

然后，我们添加我们的VHDL 设计文件到项目中，并进行综合、布局和路由。

最后，我们使用仿真工具验证我们的设计。

四、实验结果经过实验，我们成功地编写并实例化了一个4位2选1多路器。

我们使用 Xilinx ISE Design Suite 进行综合、布局和路由，并成功验证了我们的设计。

五、实验总结通过本实验，我们掌握了VHDL编程和EDA工具的使用。

我们学会了使用VHDL描述数字系统，并使用EDA工具进行设计和验证。

这些技能对于电子设计和验证非常重要，并将有助于我们更好地理解和应用数字系统的原理和方法。

在实验过程中，我们也遇到了一些困难和挑战。

例如，我们可能需要更深入地了解VHDL编程的语法和方法，以及如何使用EDA工具的高级功能。

此外，我们还需要更多的实践来提高我们的设计和仿真技能。

总之，本实验有助于我们深入学习和理解数字系统的设计和验证。

通过实践和使用EDA工具，我们能够更好地应用所学知识，提高我们的设计和验证能力。

EDA实验报告含结果图

EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。

2、熟悉EDA-IV实验箱。

3、熟悉EDA开发的基本流程。

二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。

三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。

实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。

EDA实验报告xianxi

数字电路EDA可编程逻辑实验报告学院：电子工程学院班级：学号：姓名：西安邮电大学电子工程学院电工电子实验教学部实验二：用原理图输入法设计门电路实验目的：1.进一步掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。

2.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。

3.学习初步的VHDL程序设计方法。

器材：PC实验内容：实现1、F=a∙b2、F=a b3、F=A⊕B4、F=abc d实验结果：1、F=a∙b源程序：library ieee;use ieee.std_logic_1164.all;entity and2 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of and2 isbeginy<=a and b;end;仿真结果：2、F=a b源程序：library ieee;use ieee.std_logic_1164.all; entity nand2 isport(a,b:in std_logic;y:out std_logic); end;architecture rel_1 of nand2 is beginy<=a nand b;end;仿真结果：3、F=A⊕B源程序：library ieee;use ieee.std_logic_1164.all; entity xor2 isport(a,b:in std_logic;y:out std_logic); end;architecture rel_1 of xor2 is beginy<=a xor b;end;仿真结果：4、F=abc d源程序：library ieee;use ieee.std_logic_1164.all; entity yhf isport(a,b,c,d:in std_logic;F:out std_logic); end;architecture rel_1 of yhf is signal g,h,y:std_logic; beging<=not a and b and c;h<=not d;y<=g or h;F<=y;end;仿真结果：实验小结：本实验为第一次EDA实验，不免有些兴奋和好奇，加之老师讲的比较好，所以基本上没有遇到什么问题。

EDA实验实验报告2

EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。

学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。

二、实验原理和内容本实验的内容是建立一个1位全加器。

具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。

通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。

输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。

三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。

（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。

（3）波形仿真验证。

（4）新建图形设计文件命名为full_add.bdf并保存。

微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。

将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。

（6）将full_add.bdf设置为顶层实体。

对该工程文件进行全程便已处理。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。

EDA实验报告

实验三: 二位比较器的设计与实现一．实验简介：这个实验将指导你通过使用ISE软件进行简单的二位比较器的设计与实现。

二．实验目的：•使用ISE软件设计并仿真。

•学会程序下载。

三．实验原理：1．ISE软件是一个支持数字系统设计的开发2．用ISE软件进行设计开发时基于相应器件型号的。

注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。

3．图2-1所示为二位比较器的真值表，本实验中用Verilog语句来描述。

b[1] b[0] a[1] d[0]0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1a_eq_b a_gt_b a_lt_b1 0 00 1 00 1 00 1 00 0 11 0 00 1 00 1 00 0 10 0 11 0 00 1 00 0 10 0 10 0 11 0 0四．实验步骤：1．新建工程（1）双击桌面上“”图标，启动ISE软件(也可从开始菜单启动)。

每次打开ISE都会默认恢复到最近使用过的工程界面。

当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。

选择File—New Project选项，在弹出的对话框中输入工程名称并指定工程路径。

（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。

计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。

在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。

另外，我们选择Verilog作为默认的硬件描述语言。

（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish 就可以建立一个完整的工程了。

（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。

EDA的实验报告

杭州电子科技大学实验报告实验课程名称实实班姓学指导教验验序内号容级名号师eda技术 1 分频器与频率计设计 123 吕文 123 黄某二○一四年 4月 18 日一、实验的目的与要求实验名称：分频器与频率计设计实验目的：1、初识verilog hdl语言熟练verilog 的语法2、学习quartus调用modelsim进行仿真3、掌握用fpga实现简易的分频器与频率计的原理与方法实验要求：1、设计一个可控分频器，输入20mhz或 12mhz 时钟（可选择其中一种），输出100hz~10khz，输出100hz ~ 10khz，输出频率数控可调（按键或者使用in-system sources and probes），输出波形占空比为50%，接蜂鸣器；2、设计一个简易频率计，输入为方波，测量频率的范围100hz ~ 9999hz ，测量精度<1%，频率计输出可以接数码管或者使用in-system sources and probes观察3、分频器输出接频率计的输入二、实验原理分频器的原理：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。

频率计是对信号的频率进行测量并显示测量结果。

原理就是在1秒钟内对时钟计数，得到的数字就是频率大小。

频率计的设计是用一个标准的时钟20mhz来做参照，以1s钟为周期，为20000000个周期，同时定义一个计数的变量q ,当输入的端口出现上升沿的时候，变量加1，那么在一秒钟内cout的数值即为，该波形的频率。

最后将分频器的输出端口接入频率计的输入端口，用频率计来测量波形的频率大小，通过比较实际的频率fre1与测出来的频率大小fre2，就知道了该频率计的误差。

三、实验内容实验步骤 1、大概的把框架建起来，把思路想好2、先设计一个符合要求的分频器3、进行仿真，看效果3、再设计一个符合要求的频率计4、用modelsim进行仿真5、把这两部分连接起来，最后进行仿真得到结果6、得到频率计的测频误差本实验分频器的时钟是20mhz，分频出来的是100hz~10khz的波形，那么就定义一个变量当做分频比[17:0] div ,可以用按键来控制div的大小，继而实现分频出来的大小。

EDA技术及应用实验报告

EDA技术及应用实验报告摘要：EDA（Electronic Design Automation），即电子设计自动化，是一种用于半导体芯片设计的计算机辅助设计工具。

本实验通过对EDA技术的学习和应用，了解了EDA在电路设计中的重要性和实际应用。

1.引言电子设计自动化（EDA）是为了提高电子电路设计的效率和质量而发展的一种计算机辅助设计工具。

本实验通过学习EDA技术的相关知识和应用实例，深入了解EDA在电路设计中的应用及其优势。

2.EDA技术的基本原理EDA技术是通过计算机辅助分析、合成和验证电路的工具。

它包括电路仿真、布局布线、逻辑综合等多个方面。

其中，电路仿真是通过计算机模拟电路的工作原理和特性；布局布线是将电路逻辑设计映射为实际的物理设计；逻辑综合是将逻辑电路转换为门级或者布尔级电路。

3.EDA技术在电路设计中的应用3.1电路仿真电路仿真是一个重要的EDA技术应用，通过仿真可以验证电路的运行情况，提前发现并解决潜在的问题，从而降低设计风险和成本。

3.2布局布线布局布线是指将逻辑电路映射为物理电路的过程。

通过EDA工具的自动布局布线功能，可以将逻辑电路转换为最优的电路布线，减少电路面积和功耗，并提高电路的稳定性和性能。

3.3逻辑综合逻辑综合是将高级语言描述的逻辑电路转换为可实现的门级或布尔级电路。

通过EDA工具的逻辑综合功能，可以快速生成电路的逻辑结构，避免手工设计过程中的错误和繁琐性。

4.实验设计及结果本实验选取了一款集成电路芯片设计作为实验对象，使用EDA工具进行电路仿真、布局布线和逻辑综合三个方面的实验。

4.1电路仿真实验在电路仿真实验中，我们首先通过EDA工具搭建了待仿真的电路原理图，然后设置仿真条件和参数，运行仿真，并得到了仿真结果。

仿真结果显示，电路工作正常，符合预期。

4.2布局布线实验在布局布线实验中，我们将电路的逻辑设计转换为物理设计，通过EDA工具的自动布局布线功能进行布局布线。

EDA实验报告(包含多个实验)

海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。

三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。

它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。

4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。

图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。

图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。

图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。

四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

注意：编译之前必须将文件设为当前文件。

2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。

五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。

1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

电子设计(EDA)实验报告(4位二进制加法器)

电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。

EDA实验报告

EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。

二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。

通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。

2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。

常见的组合逻辑电路有加法器、编码器、译码器等。

3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。

常见的时序逻辑电路有计数器、寄存器等。

四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。

2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。

3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。

五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。

（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。

（3）对设计进行编译，检查是否存在语法错误。

（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。

2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。

（2）编写测试代码，对计数器进行仿真验证。

（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。

3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。

（2）进行编译和仿真，确保译码器的功能正确。

（3）将译码器与计数器连接起来，实现数码管的动态显示。

EDA实验报告

EDA实验报告实验报告：EDA1111实验实验目的：掌握EDA1111的工作原理和性能特点，熟悉数字电子系统原理和设计流程。

实验内容：通过EDA1111实现一个简单的LED灯控制电路，并通过编程实现对LED灯的亮灭控制。

实验步骤：1.准备材料：EDA1111芯片、LED灯、电阻、跳线等。

2.按照电路原理图连接电路，将EDA1111芯片与其他元件连接，并正确引出引脚。

3.将电路连接到电源，并接通电源，确保电源电压稳定。

4.使用编程软件进行编程，编写控制LED灯亮灭的代码。

6.在实验板上观察LED灯的亮灭情况，并通过改变控制代码中的参数，改变LED灯的亮灭模式。

实验结果：经过以上步骤，我成功地完成了EDA1111实验。

在对LED灯进行控制的过程中，我发现控制代码中的参数变化会直接影响LED灯的亮灭情况。

通过不断调整参数，我可以实现不同模式的LED灯亮灭，如常亮、闪烁、呼吸灯等。

实验结果与我预期的一致，证明了EDA1111芯片的工作原理和性能特点。

实验总结：通过本次实验，我深入了解了EDA1111的工作原理和性能特点。

EDA1111是一款高性能的数字电子系统芯片，可以实现对LED灯的精确控制。

在实验过程中，我掌握了数字电子系统的设计流程，包括电路搭建、编程等步骤。

通过不断调整参数和编写代码，我能够实现不同模式的LED 灯亮灭，提高了我对数字电子系统设计的理解和实践能力。

总体而言，这次实验让我更加深入了解了EDA1111芯片的工作原理和性能特点，也增强了我对数字电子系统的理解和实践能力。

通过不断调试和改进，我成功实现了对LED灯的精确控制，提高了我对数字电子系统设计的掌握程度。

这次实验为我今后的学习和发展提供了很好的基础。

eda课程设计实验报告

eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。

2. 学生能运用所学知识，设计并实现基本的数字电路。

3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。

技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。

2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。

3. 学生在小组合作中，提高沟通协调能力和团队协作能力。

情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。

2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。

3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。

课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。

学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。

教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。

将课程目标分解为具体的学习成果，便于教学设计和评估。

二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。

EDA实验报告—何探3090731126

引脚分配
设计端口芯片引脚开发平台模块设计端口芯片引脚开发平台模块
EIPIN_AC23BTN1DIN[7]PIN_AB15SW8
DIN[6]PIN_V24SW7DIN[5]PIN_V13SW6
DIN[4]PIN_Y11SW5DIN[3]PIN_V10SW4
DIN[2]PIN_W10SW3DIN[1]PIN_Y13SW2
DIN : in std_logic_vector(2 downto 0);
DOUT: out std_logic_vector(7 downto 0)
);
end decoder3_8;
architecture rt1 of decoder3_8 is
signal s:bit;
begin
process(G1,G2,G3,DIN)
DOUT <= "000";
GS <= '0';
Eo <= '1';
elsif DIN(6) = '0' then
DOUT <= "001";
GS <= '0';
Eo <= '1';
elsif DIN(5) = '0' then
DOUT <= "010";
GS <= '0';
Eo <= '1';
elsif DIN(4) = '0' then
编写3‐8译码器的Verilog代码和VHDL代码，首先在QuarutsII中做仿真，观察仿真结果与设计源码是否一致，再通过编译并下载到平台上验证。