计算机组成原理第五章答案
计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl图，其含义是将寄存器Rl的内容传送至(R2)作信号序列。
STO R1, (R2)，R0”的指令周期流程图，中，标出各微操作控制信LAD (R3), R05．如果在一个解：取节拍脉冲；由于要输出3个节拍脉冲信号，而T4个C2、C3；并令6．假设某机器有其中有一条取指32位，所以控存容量M S3 S2 S1 C来控制执行不同的算术运算和逻辑y为二进制变量，φ为0或l任选。
试以指令码(A，B，H，D，E，F，G)为输入变量，写出控制参数M，S3，S2，S l解：由表可列如下逻辑方程M=GS3=H+D+FS2=A+B+D+H+E+F+GS1=A+B+F+GC=H+D+Ey+Fy8．某机有8条微指令I1—I8，每条微指令所包含的微命令控制信号如下表所示。
a—j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限为e f h d i jf h i bg j9．微地址转移逻辑表达式如下：μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位，P1和P2为判别标志，C为进位标志，IR5和IR6为指令寄存器的相应位，T4为时钟周期信号。
说明上述逻辑表达式的含义，画出微地址转移逻辑图。
解：μA5=P3·IR5·T4μA4=P3·IR4·T4μA3=P1·IR3·T4μA2=P1·IR2·T4μA1=P1·IR1·T4μA0=P1·IR0·T4+P2·C·T4用触发器强置端(低有效)修改，前5个表达式用“与非”门实现，最后1个用“与或非”门实现μA2、μA1、μA0触发器的微地址转移逻辑图如下：（其他略）ALU，移位器，主存M，主存数据寄存器MDR，主，指令寄存器IR，通用寄存器R0 R3，暂存器C和D。
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
计算机组成原理第五章单元测试(含答案)
第五章指令系统测试1、以下四种类型指令中，执行时间最长的是（）(单选)A、RR型指令B、RS型指令C、SS型指令D、程序控制类指令2、程序控制类指令的功能是（）（单选）A、进行算术运算和逻辑运算B、进行主存与CPU之间的数据传送C、进行CPU和I/O设备之间的数据传送D、改变程序执行的顺序3、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是( ）（单选）A、立即数寻址B、寄存器寻址C、隐含寻址D、直接寻址4、下列属于指令系统中采用不同寻址方式的目的主要是（）（单选）A、为了实现软件的兼容和移植B、缩短指令长度，扩大寻址空间，提高编程灵活性C、为程序设计者提供更多、更灵活、更强大的指令D、丰富指令功能并降低指令译码难度5、寄存器间接寻址方式中，操作数存放在（）中（单选）A、通用寄存器B、主存C、数据缓冲寄存器MDRD、指令寄存器6、指令采用跳跃寻址方式的主要作用是（) (单选)A、访问更大主存空间B、实现程序的有条件、无条件转移C、实现程序浮动D、实现程序调用7、下列寻址方式中，有利于缩短指令地址码长度的是（）（单选）A、寄存器寻址B、隐含寻址C、直接寻址D、间接寻址8、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数的有效地址为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H9、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H10、某计算机按字节编址，采用大端方式存储信息。
计算机组成原理—习题解答(第五章)
第五章题解计算机组成原理习题解答5.15.1 什么是总线主模块？什么是总线从模块？试说明下列情况中谁是主模块、谁是从模块？（1）CPU执行程序；（2）CPU与I/O设备交换数据；（3）高速I/O设备与主存交换数据。
题解:主模块指对总线具有控制能力的模块；而从模块是指只能被动地响应主模块发来的总线命令的模块，从模块对总线没有控制权。
（1）CPU是主模块，存储器是从模块；（2）CPU是主模块，I/O设备是从模块；（3）高速I/O设备是主模块，主存是从模块。
5.35.3 某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线频率为70MHz，求总线带宽和数据传输率各是多少？题解：总线带宽= 70MHz×8B =560MBps总线数据传输率= 560MBps =4480bps5.45.4 请计算总线性能参数：（1）对于某32位总线，如果总线时钟频率为33MHz，若一个总线周期等于3个总线时钟周期，那么总线带宽和数据传输率各是多少？（2）如果总线时钟频率升至66MHz，总线宽度扩展为64位，总线周期缩短为2个总线时钟周期，那么总线带宽和数据传输率又各是多少？题解：⑴总线宽度=32位/8 =4B总线带宽= 33MHz×4B=132MBps总线数据传输率= 33MHz×4B/3=44MBps⑵总线宽度=64位/8 =8B总线带宽= 66MHz×8B=528MBps总线数据传输率=66MHz×8B/2=264MBps5.55.5 异步通信方式和同步通信方式的实质性区别是什么？对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，那么它们之间是否需要进行时间上的协调？为什么？答：异步通信和同步通信的实质性区别在于是否采用统一的时标进行控制。
对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，它们之间需要进行时间上的协调，采用应答方式取得联系，否则无法配合完成操作。
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第五章指令系统(含答案)
第五章指令系统5.1 指令系统概述及指令格式随堂测验1、下列关于指令（机器指令）的描述中，正确的是（）（多选）A、是计算机系统中硬件与软件之间的接口B、是程序员操作计算机硬件的接口C、是冯诺依曼结构计算机实现“程序控制”原理的载体D、是指挥计算机指令特定操作的命令2、下列关于指令的描述中，正确的是（）（多选）A、指令的操作码定义了指令的功能B、指令的地址码字段是不可缺少的C、单地址指令只能处理一个数据D、指令的地址码字段可以表示一个地址，也可以表示一个数据3、下列关于指令格式的描述中，正确的是（）（多选）A、对采用定长操作码的计算机而言，若需要支持65条指令，则其操作码字段最少需要7位B、若指令中每个地址字段位均为4位，则对RR型指令而言，可以使用16个寄存器C、指令字长确定的情况下，指令的地址字段越多，则其位数就越少D、计算机硬件是影响指令格式设计的因素之一5.2 寻址方式及指令寻址随堂测验1、直接寻址的无条件转移指令执行的效果是将将指令地址送入（）（单选）A、程序计数器PCB、地址寄存器MARC、数据缓冲寄存器MDRD、偏移地址累加器2、下列关于寻址方式的描述中，正确的是（）（多选）A、包括指令寻址方式和数据的寻址方式B、形成指令和数据所在虚拟存储器地址的方法C、形成指令和数据所在主存地址的方法D、形成指令和数据在Cache地址的方法3、下列关于指令寻址方式的描述中，正确的是（）（多选）A、指令的有效地址通过指令中形式地址字段给出B、程序中有条件和无条件转移采用的就是跳跃寻址C、指令的不同寻址方式需要通过寻址方式特征位来标识D、顺序结构中CPU依次访问不同指令采用的就是顺序寻址4、某计算机字长64位，采用单字长指令，下列描述中，正确的是（）（多选）A、指令字长为64位B、指令字长为16位C、顺序寻址时，PC <- (PC) + 1D、顺序寻址时，PC <- (PC) + 85.3 操作数寻址方式随堂测验1、在数据寻址方式中,获取操作数最快的寻址方式是( ) ( 单选)A、寄存器寻址B、立即数寻址C、直接寻址D、间接寻址2、若指令的形式地址中给出的是操作数的有效地址, 该指令采用的寻址方式是( ) ( 单选)A、直接寻址B、立即数寻址C、寄存器寻址D、变址寻址3、假定计算机字长64位,采用单字长指令, 某指令采用间接寻址,则取操作数至少需要访问主存的次数为( ) (单选)A、1B、2C、3D、44、相对寻址方式中,指令所提供的相对地址是( ) (单选)A、本条指令在内存中的首地址为基准位置的偏移量B、本条指令的下条指令在内存中的首地址为基准位置的偏移量C、本条指令的上条指令在内存中的首地址为基准位置的偏移量D、本指令操作数的直接有效地址5、下列关于操作数的寻址方式的描述中，正确的是（）（多选）A、直接寻址方式下，地址字段的位数影响数据的寻址范围B、间接寻址方式下，地址字段的位数影响数据的寻址范围C、立即数寻址方式下，地址字段的位数影响立即数的大小D、寄存器寻址方式下，地址字段的位数影响立即数的大小5.4 指令格式设计随堂测验1、采用将操作码字段扩展到没有使用的地址码字段的指令格式设计方案的主要目的是（）（单选）A、减少指令长度B、充分利用地址字段，提高指令效率C、保持指令长度不变，增加指令数量。
计算机组成原理第五章作业
1在中断周期中，将允许中断触发器置“0”的操作由（）完成。
A 硬件B 关中断指令C 开中断指令D 主程序在中断周期中，由______将允许中断触发器置“0”。
A.关中断指令B.机器指令C.开中断指令D.中断隐指令正确答案：D中断周期中，CPU要自动完成一系列操作，其中包括保护程序断点、寻找中断服务程序的入口地址和关中断，其中关中断即将允许中断触发器EI置“0”。
这一系列操作都是由CPU硬件自动完成，是机器中没有的指令，所以称为中断隐指令。
中断隐指令----是指指令系统中没有的指令，它由CPU在中断响应周期自动完成。
其功能是保护程序断点、硬件关中断、向量地址送PC（硬件向量法）或中断识别程序入口地址送PC（软件查询法）。
这个是硬件关中断，和关中断指令有区别。
2在中断响应周期，CPU主要完成以下工作（）。
A关中断，保护断点，发中断响应信号并形成中断服务程序入口地址B开中断，保护断点，发中断响应信号并形成中断服务程序入口地址C关中断,执行中断服务程序D开中断,执行中断服务程序下列叙述中，正确的是( )A．程序中断方式和DMA方式中实现数据传送都需中断请求B．程序中断方式中有中断请求，DMA方式中无中断请求C．程序中断方式和DMA方式中都有中断请求，但目的不同D．DMA方式中无中断请求正确答案C答案解析[解析] DMA方式中实现数据传送不需中断请求，所以选项A是错误的；程序中断方式和DMA 方式中都有中断请求，但目的不同，所以选项B和D错误，选项C是正确的。
中断向量地址是( )。
A．子程序入口地址B．中断服务程序入口地址C．中断服务程序入口地址的地址D．子程序入口地址的地址正确答案C答案解析[解析] 中断向量指的是中断服务程序的入口地址，而中断向量的地址就是指中断服务程序的入口地址的地址。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章单元测试(含答案)
计算机组成原理第五章单元测试(含答案) 第五章指令系统测试1.在以下四种类型指令中，哪种指令的执行时间最长？（单选）A。
RR型指令B。
RS型指令C。
SS型指令D。
程序控制类指令2.程序控制类指令的功能是什么？（单选）A。
进行算术运算和逻辑运算B。
进行主存与CPU之间的数据传送C。
进行CPU和I/O设备之间的数据传送D。
改变程序执行的顺序3.单地址指令中，为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是什么？（单选）A。
立即数寻址B。
寄存器寻址C。
隐含寻址D。
直接寻址4.以下哪个选项属于指令系统中采用不同寻址方式的目的？（单选）A。
为了实现软件的兼容和移植B。
缩短指令长度，扩大寻址空间，提高编程灵活性C。
为程序设计者提供更多、更灵活、更强大的指令D。
丰富指令功能并降低指令译码难度5.在寄存器间接寻址方式中，操作数存放在哪里？（单选）A。
通用寄存器B。
主存C。
数据缓冲寄存器MDRD。
指令寄存器6.指令采用跳跃寻址方式的主要作用是什么？（单选）A。
访问更大主存空间B。
实现程序的有条件、无条件转移C。
实现程序浮动D。
实现程序调用7.以下哪种寻址方式有利于缩短指令地址码长度？（单选）A。
寄存器寻址B。
隐含寻址C。
直接寻址D。
间接寻址8.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的有效地址是什么？（单选）A。
1200HB。
12FCHC。
3888HD。
88F9H9.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的值是什么？（单选）A。
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
计算机组成原理课后答案第二版_唐朔飞_第五章
而程序中断方式虽然也是通过“程
序”传送数据，但程序仅对I/O传送阶 段进行控制，I/O准备阶段不需要CPU 查询。故CPU此时照样可以运行现行 程序，与I/O并行工作，大大提高了 CPU的工作效率。
3）显存中存放的是那种信息？ 4）显存地址与屏幕显示位置如何 对应？
5）设置哪些计数器以控制显存访问与屏幕扫描 之间的同步？它们的模各是多少？
6）点时钟频率为多少？
解：1）显存最小容量=72×24×8 =1728B 2）ROM最小容量=64×8行×8列 = 512B（含字间隔1点，或512×7位） 3）显存中存放的是ASCII码信息。 4）显存每个地址对应一个字符显示位置，显示
解：程序查询接口工作过程如下（以输入
为例）：
1）CPU发I/O地址地址总线接口设 备选择器译码选中，发SEL信号开命令接 收门；
2）CPU发启动命令 D置0，B置1 接 口向设备发启动命令设备开始工作；
3）CPU等待，输入设备读出数据 DBR； 4）外设工作完成，完成信号接口 B 置0，D置1； 5）准备就绪信号控制总线 CPU； 6）输入：CPU通过输入指令（IN）将 DBR中的数据取走；
N个数据所需的处理时间=P×N+Q秒 平均每个数据所需处理时间= （P×N+Q）/ N 秒； 求倒数得： 该系统跟踪到的每秒中断请求数=N/ （P×N+Q）次。
19. 在程序中断方式中，磁盘申请 中断的优先权高于打印机。当打印机正 在进行打印时，磁盘申请中断请求。试 问是否要将打印机输出停下来，等磁盘 操作结束后，打印机输出才能继续进行？ 为什么？
白中英计算机组成原理第五章答案
写后写相关
I6 MUL R6 , R7 ;(R6) ×(R7) R6
个小组，进行译码，可得六个微命令
信号，剩下的a, b, c, g四个微命令信
号可进行直接控制，其整个控制字段 注意：00表示两位
Hale Waihona Puke 组成如右图所示：均不产生控制信号
12、今有4级流水线，分别完成取指、指令译码并取数、 运算、送结果四步操作。假设完成各步操作的时间 依次为100ns、100ns、80ns、50ns。请问：
① 流水线的操作周期应设计为多少？
流水线的操作周期应按各步操作的最大时间来考虑，即流 水线时钟周期性 ，故取100ns。
② 若相邻两条指令发生数据相关，硬件上不采取措施，那么第2 条指令要推迟多少时间进行？ 流水时空图 遇到数据相关时，就推迟第2条指令的执行；
要推迟到所需读取的数据已产生为止，因此至少需要延迟 2个时钟周期。
① 画出流水处理的时空图，假设时钟周期为100ns。
空间S
1 2 3 4 5 15 16
WB
12 345
ME
12 345
M EX ID
12 345 12 345
…
IF 1 2 3 4 5
0 t1 t2 t3 t4 t5 t6 t7 t8 t9
时间T
t19 t20
13、指令流水线有取指（IF）、译码（ID）、执行 （EX）、访存（MEM）、写回寄存器堆（WB） 五个过程段，共有20条指令连续输入此流水线。
取数指令LAD (R3)，R0的指令周期
取指周期
PC0 G (PC)AR ARi
执行周期
R30 (R3)AR G
ARi
R/W=1 (M)DR
MMDR R/W=1
计算机组成原理第五章答案
31. 假设某设备向CPU传送信息的最高 频率是40K次/秒，而相应的中断处理程序其 执行时间为40s，试问该外设是否可用程序 中断方式与主机交换信息，为什么？
解：该设备向CPU传送信息的时间间隔 =1/40K=0.025×103=25s < 40s
则：该外设不能用程序中断方式与主机
交换信息，因为其中断处理程序的执行速度 比该外设的交换速度慢。
直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。
同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。
异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
4. 试比较程序查询方式、程序中断方式和DMA方式 对CPU工作效率的影响。 答：
I/O数据送BR 或(BR)送I/O
就绪
数据传送：
响应， 停止CPU
让出
总线 (AR)送
访存
MM(MAR)；
准备下 个数据
现 行 程
(AR)+1；R/W (BR)送MDR； WC减1；
序 等
B待
DMA请求就绪
I/O数据送BR
或(BR)送I/O C
D
CPU I/O
B D
现 行 程 序 等 待
DMAC
程序对I/O的控制包括了I/O准备和I/O传送两段时 间。由于I/O的工作速度比CPU低得多，因此程序 中要反复询问I/O的状态，造成“踏步等待”，严 重浪费了CPU的工作时间。
而程序中断方式虽然也是通过“程序”传送
数据，但程序仅对I/O传送阶段进行控制，I/O准 备阶段不需要CPU查询。故CPU此时照样可以运 行现行程序，与I/O并行工作，大大提高了CPU的 工作效率。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
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(DR)→MR/W=W
~
3．参见图5.15的数据通路，画出取数指令“LAD(R3)，R0”的指令周期流程图，
其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信
号序列。
解：
LAD R3, (R0)的指令流程图及为操作信号序列如下：
2
第5章习题参考答案
移位器
D
7
第5章习题参考答案
(2)根据上面的数据通路，可画出“ADD R1，R2”(设R1为目的寄存器)的指令
周期流程图如下：
ADD R1, R2
(PC)→MAR
(M)→MDR
(MDR)→IR
PC+1
(R1)→C
(R2)→D
(C)+(D)→移位器
(移位器)→R1
~
11．已知某机采用微程序控制方式，控存容量为512*48位。微程序可在整个控
LAD (R3), R0
(PC)→ARPCO, G, ARi
(M)→DRR/W=R
(DR)→IRDRO, G, IRi
(R3)→ARR3O, G, ARi
(M)→DRR/W=R
(DR)→R0DRO, G,R0i
~
4．假设主脉冲源频率为10MHz，要求产生5个等间隔的节拍脉冲，试画出时序
产生器的逻辑图。
解：80条指令，平均每条指令由4条微指令组成，其中有一条公用微指令，所
以总微指令条数为80(4-1)+1=241条微指令，每条微指令32位，所以控存容量
为：24132位
7．某ALU器件是用模式控制码MS3S2S1C来控制执行不同的算术运算和逻辑
操作。下表列出各条指令所要求的模式控制码，其中y为二进制变量，φ为0或l任选。
第5章习题参考答案
第5章习题参考答案
1．请在括号内填入适当答案。在CPU中：
(1)保存当前正在执行的指）
(3)算术逻辑运算结果通常放在（DR）和（通用寄存器）。
2．参见图5.15的数据通路。画出存数指令“STORl，(R2)”的指令周期流程
解：
3
第5章习题参考答案
5．如果在一个CPU周期中要产生3个节拍脉冲；Tl＝200ns，T2=400ns，T3=200ns，
试画出时序产生器逻辑图。
解：取节拍脉冲Tl、T2、T3的宽度为时钟周期或者是时钟周期的倍数即可。所
以取时钟源提供的时钟周期为200ns，即，其频率为5MHz.；由于要输出3个节
位(或48-9-3=36位)
(2)微程序控制器逻辑框图参见教材P.147图5.23
8
μA0=P1·IR0·T4+P2·C·T4
用触发器强置端(低有效)修改，前5个表达式用“与非”门实现，最后1个用“与
或非”门实现
μA2、μA1、μA0触发器的微地址转移逻辑图如下：（其他略）
10．某计算机有如下部件，ALU，移位器，主存M，主存数据寄存器MDR，主
存地址寄存器MAR，指令寄存器IR，通用寄存器R0R3，暂存器C和D。
(1)请将各逻辑部件组成一个数据通路，并标明数据流动方向。
(2)画出“ADD R1，R2”指令的指令周期流程图。
解：
(1)设该系统为单总线结构，暂存器C和D用于ALU的输入端数据暂存，移位
器作为ALU输出端的缓冲器，可对ALU的运算结果进行附加操作，则数据通
路可设计如下：
+
C
ALU
IRPCMARMMDRR0R1R2R3
试以指令码(A，B，H，D，E，F，G)为输入变量，写出控制参数M，S3，
S2，Sl，C的逻辑表达式。
指令码MS3S2S1C
A, B00110
H, D01101
E0010y
F0111y
G1011
解：
由表可列如下逻辑方程
M=G
5
第5章习题参考答案
S3=H+D+F
S2=A+B+D+H+E+F+G
S1=A+B+F+G
拍脉冲信号，而T3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个
时钟周期，所以除了C4外，还需要3个触发器——Cl、C2、C3；并令
T1CC；T1C2C3；T3C1C3，由此可画出逻辑电路图如下：
12
4
第5章习题参考答案
6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取
指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器容量。
图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。标出各微操
作信号序列。
解：
STO R1, (R2)的指令流程图及微操作信号序列如下：
1
第5章习题参考答案
STO R1, (R2)
(PC)→AR
PCO, G, ARi
(M)→DRR/W=R
(DR)→IRDRO, G, IRi
(R2)→ARR2O, G, ARi
所有的微命令均无效)，而其余四个微命令信号用直接表示方式。因此可用下面
的格式安排控制字段。
efhbij
acdgXXXX
或：
efhdij
abcgXXXX
或：
fhibgj
acdeXXXX
9．微地址转移逻辑表达式如下：
μA8=P1·IR6·T4
μA7=P1·IR5·T4
μA6=P2·C·T4
6
第5章习题参考答案
制字段，现控制字段仅限于8位，那么，为了压缩控制字段的长度，必须设法
把一个微指令周期中的互斥性微命令组合在一个小组中，进行分组译码。
经分析，(e,f,h)和(b,i,j)、或(d,i,j)和(e,f,h)、或(g,b,j)和(i,f,h)均是不可能同时
出现的互斥信号，所以可将其通过2:4译码后输出三个微命令信号(00表示该组
其中μA8—μA6为微地址寄存器相应位，P1和P2为判别标志，C为进位标志，
IR5和IR6为指令寄存器的相应位，T4为时钟周期信号。说明上述逻辑表达式的含义，画出微地址转移逻辑图。
解：
μA5=P3·IR5·T4
μA4=P3·IR4·T4
μA3=P1·IR3·T4
μA2=P1·IR2·T4
μA1=P1·IR1·T4
C=H+D+Ey+Fy
8．某机有8条微指令I1—I8，每条微指令所包含的微命令控制信号如下表所示。
a—j分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限为
8位，请安排微指令的控制字段格式。
微指令abcdefghij
I1
I2
I3
I4
I5
I6
I7
I8
解：因为有10种不同性质的微命令信号，如果采用直接表示法则需要10位控
存中实现转移，控制微程序转移的条件共4个，微指令采用水平型格式，后继
微指令地址采用断定方式。请问；
(1)微指令的三个字段分别应为多少位?
(2)画出对应这种微指令格式的微程序控制器逻辑框图。
解：
(1)因为容量为512*48位，所以下址字段需用9位，控制微程序转移的条件有4
个，所以判别测试字段需4位或（3位译码），因此操作控制字段的位数48-9-4=35