第三章 存储系统(4)-并行存储器和多模块交叉(1)
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
计算机组成原理—习题解答(第三章)
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第三章 3.10
题解：
⑴ 64K×32位 / 16K×8位 = 4×4 = 16片； ⑵ 见下页； ⑶ 8ms / 128 = 62.5us，刷新周期为62.5us，128个刷新周期； ⑷ 分散式对存储器刷新一遍用时128×0.5us×2=128us，在8ms
题解： 1ms(1000us)内必须刷新64次，每次刷新时间为1/4us ，则1ms内16us用于刷新，比例为1.6%。 或者， 1ms中包含的存取周期数为：1ms/250ns=4000个
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第三章 3.10
A6~0行 A13~7列
A6~0 刷新
A14
A15 -RAS
REF
A6~0 地址 -WE 多路 选择 -RAS0 器
-RAS1
片 选 译 -RAS2 码 器 2:4 -RAS3
-CAS
A6~0 -WE
16KX8 DRAM
16KX8 DRAM
第三章 3.6
3.6若用1M×1位的DRAM芯片构成1M×16位的主存储器 ，芯片内部存储元排列成正方形阵列，其刷新最大间隔时 间为4ms。则采用异步刷新时，两次刷新操作应相隔多长 时间？4ms时间内共需多少个刷新周期？
题解： 刷新定时信号的周期时间为： 4ms/1024 = 3.9us; ； 4ms时间内共需1024个刷新周期。
题解：
(1) 寻址范围=64K / (32/8) = 16K字；存储容量为16K×32bit。 (2) 字地址与字节地址的分配：（大端方式）
计算机组成原理期末重点章节知识点
计算机组成原理第一章计算机系统概论（清楚一个概念）计算机的性能指标：吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。
响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。
利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。
处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。
存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率叫CPU的主频。
度量单位MHZ（兆赫兹）、GHZ（吉赫兹）主频的倒数称为CPU时钟周期（T),T=1/f，度量单位us，nsCPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：CPU执行时间=CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。
公式：CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：MIPS=指令数/（程序执行时间x10^6）第二章运算方法和运算器原码定义：（1）整数（范围（-（2^n-1）~ 2^n-1)（2）小数(范围-（2^-n-1 ~ 1-2^-n)反码定义：（3）整数（范围（-（2^n-1）~ 2^n-1)（4）小数(范围-（2^-n-1 ~ 1-2^-n)补码定义：（5）整数（范围（-（2^n ）~ 2^n-1)（6）小数(范围（-1 ~ 1-2^-n)移码表示法（用于大小比较与对阶操作）IEEE754标准格式：符号位（1位）+ 阶码（移码）+ 尾数正溢：两个正数相加，结果大于机器字长所能表示的最大正数负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法不带符号阵列乘法器：同行间并行不同行间串行浮点加减运算操作过程大体分四步：1、0操作数检查2、比较阶码大小完成对阶3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比：C k=T L/T K =nk/k+（n-1）第三章存储系统程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象。
第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
计算机系统结构第3章
第3章 存储、中断、总线与I/O系统
3.1 存储系统的基本要求和并行主存系统 3.2 中断系统 3.3 总线系统 3.4 输入/输出系统
第3章存储、中断、总线与I/O系统
3.1存储系统的基本要求和并行主存系统
3.1.1
对存储系统的基本要求是大容量、高速度和低价格。存储 器容量SM=W×l×m。W为存储体的字长(单位是位或字节)， l为存储体的字数，m为并行工作的存储体数。速度可用访问 时间TA、存储周期TM和频宽(也称带宽)Bm描述。TA是存储器 从接收访存读申请至信息被读到数据总线上的时间，是处理 机启动访存后必须等待的时间，它是确定处理机与存储器时 间关系的一个重要参数。TM是连续启动一个存储体所需要 的间隔时间，它一般总比TA大。存储器频宽Bm是存储器可 提供的数据传送速率，用每秒传送的信息位数或字节数衡量， 又有最大频宽(或极限频宽)和实际频宽之分。
m
B kP(k) k1
它实际上就是每个主存周期所能访问到的平均字数，正比 于主存实际频宽，只差一个常数比值TM/W。P(k)与程序密 切相关。如果访存申请队都是指令的话，那么影响最大的 是转移概率λ，它定义为给定指令的下条指令地址为非顺序 地址的概率。
第3章存储、中断、总线与I/O系统
指令在程序中一般是顺序执行的，但遇到成功转移，则 申请序列中在转移指令之后的，与它在同一存储周期读出的 其他顺序单元内容就没用了。而且，即使转向去址与转移指 令不产生分体冲突，也由于处理机响应时间来不及，不可能 与转移指令安排在同一个存储周期内访存。因此，申请队中 如果第一条就是转移指令且转移成功，与第一条指令并行读 出的其它m-1条指令就是没用的，相当于k=1,所以P(1)=λ=(1λ)0·λ;k=2的概率自然是第一条指令没有转移(其概率为1-λ),第 二 条 是 转 移 指 令 且 转 移 成 功 的 情 况 ， 所 以 ， P(2)=(1P(1))·λ=(1-λ)1·λ;同理，P(3)=(1-P(1)-P(2))·λ=(1-λ)2·λ。如此类 推，P(k)=(1-λ)k-1·λ，其中1≤k＜m。如果前m-1条指令均不转 移，则不管第m条指令是否转移，k都等于m，故P(m)=(1-λ)m1。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
3.5 并行存储器
2、交叉方式 （可以实现多模块流水式并行存取）
log
m 2
log
n 2
每个存储体内 的地址
片选，存储体 选择
3.5 并行存储器
[例]交叉方式
M0：0，4,...除以4余数为0 M1：1，5,...除以4余数为1 M2：2，6,...除以4余数为2 M3：3，7,...除以4余数为3 5位地址组织如下： X X X X X 高位选块内地址，低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内 的地址都是不连续的。优点是对连续字的成块传送可实现 多模块流水式并行存取，大大提高存储器的带宽。使用场 合为成批数据读取。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
解决途径
多个存储器并行工作
并行访问和交叉访问
设置各种缓冲器
通用寄存器
采用分层的存储系统
cache（第6节） 虚拟存储系统（第9章）
3.5 并行存储器
一、双端口存储器 1、双端口存储器的逻辑结构
双端口存储器由于同一个存储器具有两组相 互独立的读写控制电路而得名。由于进行并行的 独立操作，因而是一种高速工作的存储器，在科 研和工程中非常有用。 举例说明，双端口存储器 IDT7133的逻辑框图 。如下页图。
第3章 存储系统.ppt
存储体系的形成和发展 容量的要求---虚拟存储 速度要求---从通用寄存器发展到Cache
存储系统： 两个或两个以上速度、容量和价格不相
[问题] 当两个端口同时存取存储器同一 存储单元时，便发生端口间的写冲突。
对相同地址单元，两边同时写，或 一边写而另一边读，则会发生冲突。
有冲突
写 写
郑州大学
2019年12月14日9时21分
信息工程学院
有冲突
读
写
郑州大学
2019年12月14日9时21分
信息工程学院
有冲突
写
读
郑州大学
2019年12月14日9时21分
2.地址有效判断: 如果-CE在地址匹配之前先有效， 则：片上的控制逻辑在左、右地址间进行判断来 选择获得优先权的端口。谁先有效，谁就优先获 得对存储器的读写控制权。表3.6
郑州大学
2019年12月14日9时21分
信息工程学院
高速存储器
3.4.2多模块交叉存储器
1. 通常，一个由若干个模块组成的主存储器是线 性编址的。这些地址在各模块有两种安排方式： 一种是顺序方式，一种是交叉方式。 顺序方式：模块中的地址是连续的。高位地址 选择不同的模块,低位地址指向模块内存储字。
提供快速的数据服务。如果在一个CPU周期中同时需 要用几个存储器字时，就更显主存速度的不足，这便 限制了CPU高速处理信息能力的发挥。
为了使CPU不至因为等待存储器读写操作的完成而 无事可做，通常需要采取一些加速CPU和存储器之间 有效传输的特殊措施，常用措施如下：
第3章 习题及解答
第3章习题解答3-1 解释下列名词：存储元，存储单元，存储体，存储容量，存取周期。
答：基本存储元是用来存储一位二进制信息0或1。
存储单元需要n个存储元才能组成一个存储单元。
存储体是存储单元的集合。
存储容量就是存储器可以容纳的二进制信息的数量，常以字节（Byte）为单位。
存储周期时间是指存储器完成一次的存取操作所需的时间，即存储器进行两次连续、独立的操作（或读写）之间所需的时间，用TM表示。
3-2 存储器是怎么分类的？主存储器主要有哪些技术指标？计算机的存储系统为什么要由几个层次组成？主要有哪些层次？答：可根据存储元件的性能及使用方法进行不同的分类；按存储器按存储介质分类, 可分为磁存储器、半导体存储器和光存储器。
按照存取方式不同，存储器可分为RAM，SAM，DAM，ROM。
按信息可保存性的不同，存储器可分为易失性存储器和永久性存储器。
存储器的主要指标有存储容量，存取速度和存储器带宽。
对存储器的要求是容量大、存取速度快、成本低。
但是在一个存储器中同时要满足这三个方面的要求是很困难的。
为了解决这方面的矛盾，现代计算机的存储器采用三级存储系统，它们是缓冲存储器、主存储器和外存储器。
3-3 存储器的功能是什么？答：存储器是计算机中信息的存放地，是CPU与外界进行数据交流的窗口，是计算机中的核心组成部分。
3-4 半导体DRAM和SRAM的主要差别是什么？为什么DRAM芯片的地址一般要分两次接收？答：顾名思义，静态RAM的数据更新之后能够自保持，而动态RAM的数据需要不断动态刷新才能自保持。
DRAM一般容量大，内部存储单元多采用行+列结构，为了进一步降低芯片的封装成本，为了避免地址口线数量过多，因此进行随机操作时多需要分两次传输。
3-5 ROM分几类？各类的优缺点如何？并说明在计算机主存中设置ROM区域的目的。
答：根据半导体制造工艺的不同，可分为MROM、PROM、EPROM、EEPROM和Flash Memory。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
王道计组第三章存储系统思维导图脑图
基于闪存技术Flash Memory，属于电可擦除ROM，即EEPROM
原理
每个块包含多个页（page）
负责翻译逻辑块号，找到对应页（Page）
闪存翻译层
每个芯片包含多个块（block）
存储介质：多个闪存芯片（Flash Chip）
组成
相当于磁盘的“扇区”
以页（page）为单位读/写
以块（block）为单位“擦除”，擦干净的块，其中的每页都可以写一次，读无限次
记录介质可以重复使用 记录信息可以长期保存而不丢失，甚至可以脱机存档
优点
非破坏性读出，读出时不需要再生
存取速度慢
机械结构复杂
缺点
对工作环境要求较高
一块硬盘含有若干个记录面，每个记录面划分为若干条磁道，而每条磁道又划分为 若干个扇区，扇区（也称块）是磁盘读写的最小单位，也就是说磁盘按块存取。
即记录面数，表示硬盘总共有多少个磁头，磁头用于读取/写入盘片上记录面的信 息,一个记录面对应一个磁头。
半导体元件的原理
主存储器的基本组成
译码驱动电路
译码器将地址信号转化为字选通线的高低电平
存储矩阵(存储体)
由多个存储单元构成，每个存储单元又由多个存储元构成
存储芯片的基本原理
读写电路
每次读/写一个存储字
由多个存储单元构成，每个存储单元又由多个存储元构成
地址线，数据线，片选线，读写控制线；每根线都会对应一个金属引脚
存储器的层次结构
主存——辅存：实现了虚拟存储系统，解决了主存容量不够的问题 Cache——主存：解决了主存与CPU速度不匹配的问题
按层次
高速缓存（Cache） 主存储器（主存，内存）
可直接被CPU读写
辅助存储器（辅存，外存）
第三章存储系统习题参考答案1.有一个具有20位地址和32位字长的
第三章存储系统习题参考答案1．有一个具有20位地址和32 位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1000/512 ）×（32/8 ）= 8（片）（3）需要 1 位地址作为芯片选择。
2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8 位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为16M×64 位，共需几个模块板？（2）个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：（1）. 共需模块板数为m：m= ÷224=4（块）（2）. 每个模块板内有DRAM芯片数为n:n=（224/2 22）×（64/ 8）=32 （片）（3）主存共需DRAM芯片为：4×32=128 （片）每个模块板有32片DRAM芯片，容量为16M×64 位，需24根地址线（A23~A0）完成模块板内存储单元寻址。
一共有 4 块模块板，采用 2 根高位地址线（A25~A24），通过2：4 译码器译码产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32 位存储器，要求：（1）画出该存储器的组成逻辑框图。
（2）设存储器读/写周期为0.5 μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解： （ 1）组成 64K × 32 位存储器需存储芯片数为N=（64K/16K ）×（ 32 位/8 位） =16（片）每 4 片组成 16K ×32 位的存储区，有 A13-A0作为片内地址，用 A15 经 2： 4 译码器产生片选信号 ，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足 CPU 在 1μS 内至少访问内存 一次的要求。
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
计算机组成原理第三章存储系统[四]
![计算机组成原理第三章存储系统[四]](https://img.taocdn.com/s3/m/312c6471a45177232f60a21a.png)
例:一个四体并行交叉存储器，每个模块的容量 是16K×32位，存取周期为200ns，在下述说 法中( )是正确的。 A. 在200ns内，该存储器能向CPU提供256位二 进制信息 B. B. 在200ns内，该存储器能向CPU提供128位 二进制信息 C. 在50ns内，每个存储模块能向CPU提供32位 二进制信息 D. 在50ns内，该存储器能向CPU提供128位二 进制信息
设每个体的存储字长和数据总线的宽度一 致, 低位交叉编址的存储器模块数为n,存取周 期为T,总线传输周期为,当采用流水线方式时, 应满足T= n. n=T/称为交叉存取度,要求模块数>=n, 以保证启动某模块后经n时间再启动该模块时, 它的上一次存取操作已经完成.
W0 W3 W2 W1
M0 M3 M2 M1
(3)多体交叉存储体分时工作原理 无论多体存储器中有几个分体,CPU与主存之间 数据通路仍是一个W位(同时读出的n个字在总 线上需要分时传送).n个W位如何在一个存储周 期Tm中读出? 分时启动多个分体,使得每个Tm周期内得到多 个单体字宽的数据. 设主存有n个分体(模块),各自的存取周期都是 Tm； 则第一个分体启动后,每隔1/n个Tm再启动下一 个分体.
存控部件：接 收系统中各部 件或设备的访 总 线 控 制 存请求，按预 数据 定的优先顺序 0 1 2 3 进行排队，响 4 5 6 7 应其访存请求； M1 M0 M2 M3 分时接收各请 求源发来的访 地址寄存器 地址寄存器 地址寄存器 地址寄存器 存地址，转送 至相应存储体 等等。 CPU …
16位
数据寄存器MDR（16位）
DB(16位)
低位交叉编址:同一存储体中的地址是不连续的,程 序连续存放在相邻体中.存储器地址寄存器的低位部 分选择不同的存储体,而高位部分则指向存储体内的 存储字.
多体交叉存储器名词解释
多体交叉存储器名词解释
多体交叉存储器（MIMD，Multiple Instruction Multiple Data）是一种并行计算体系结构，它包含多个处理器核心和共享的存储器系统。
在多体交叉存储器中，每个处理器核心都可以独立地执行不同的指令和数据，并且可以同时进行多个任务。
这意味着每个处理器核心都可以独立地访问内存中的数据，并以不同的速度和方式执行任务。
多体交叉存储器的存储器系统是共享的，这意味着所有的处理器核心都可以访问相同的内存地址。
这样，处理器核心之间可以通过读取和写入共享存储器来进行通信和同步。
多体交叉存储器被广泛应用于高性能计算领域，例如大规模科学计算、数据分析和人工智能等。
它可以充分利用并行处理的优势，提供更高的计算性能和效率。
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解：顺序存储器和交叉存储器连续读出m=4个字的信
q=64b×4=256b 顺序存储器和交叉存储器连续读出4个字所需的时间分 t2=mT=4×200ns=800ns=8×10-7s t1=T+(m-1)=200ns+150ns=350ns=35×10-7s 顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256b÷(8×10-7)s=320Mb/s W1=q/t1=256b÷(35×10-7)s=730Mb/s
二、多模块交叉存储器
一个由若干个模块组成的主存储器是线性编址 的。这些地址在各模块中如何安排，有两种方式： 一种是顺序方式（见上图），
一种是交叉方式（见下图）。
可以看出，在顺序方式中，访问地址按顺序分 配给各个模块。某个模块进行存取时，其他模块 不工作。在交叉方式中，连续地址分布在相邻的 不同模块中，因此对于连续字的成块传送，交叉 方式的存储器可以实现多模块流水式并行存取， 大大提高存储器带宽。
3.5 并行存储器
2、交叉方式 （可以实现多模块流水式并行存取）
log2
m
log2
n
每个存储体内 的地址
片选，存储体 选择
3.5 并行存储器
[例]交叉方式
M0：0，4,...除以4余数为0 M1：1，5,...除以4余数为1 M2：2，6,...除以4余数为2 M3：3，7,...除以4余数为3 5位地址组织如下： X X X X X 高位选块内地址，低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内 的地址都是不连续的。优点是对连续字的成块传送可实现 多模块流水式并行存取，大大提高存储器的带宽。使用场 合为成批数据读取。
3.5 并行存储器
3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结 构框图。主存被分成 4 个相互独 立、容量相同的模块 M0 ， M1 ， M2 ， M3 ，每个模块都有自己的 读写控制电路、地址寄存器和数 据寄存器，各自以等同的方式与 CPU 传送信息。在理想情况下， 如果程序段或数据块都是连续地 在主存中存取，那么将大大提高 主存的访问速度。
解决途径
多个存储器并行工作
并行访问和交叉访问
设置各种缓冲器
通用寄存器
采用分层的存储系统
cache（第6节） 虚拟存储系统（第9章）
3.5 并行存储器
一、双端口存储器 1、双端口存储器的逻辑结构
双端口存储器由于同一个存储器具有两组相 互独立的读写控制电路而得名。由于进行并行的 独立操作，因而是一种高速工作的存储器，在科 研和工程中非常有用。 举例说明，双端口存储器 IDT7133的逻辑框图 。如下页图。
3.5 并行存储器
两个独立端 口各拥有？该SRAM容 量来自小为？3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
当两个端口均为开放状态（BUSY为高电平） 且存取地址相同时，出现读写冲突。判断逻辑 可以使地址匹配或片使能匹配下降，并决定对 哪个端口进行存取。 无论采用哪种判断方式，延迟端口的BUSY 标志都将置位而关闭此端口，而当允许存取的 端口完成操作时，延迟端口BUSY标志才进行复 位而打开此端口。
3.5 并行存储器
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log2
n
log2
m
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
二模块交叉存储器举例
二模块交叉存储器举例
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3、有冲突读写控制
当两个端口同时存取存储器同一存储单元时，便发生读写 冲突。为解决此问题，特设置了BUSY标志。在这种情况下， 片上的判断逻辑可以决定对哪个端口优先进行读写操作，而 对另一个被延迟的端口置BUSY标志(BUSY变为低电平)， 即暂时关闭此端口。
3.5 并行存储器
4、有冲突读写控制判断方法
3.5 并行存储器
通常在一个存储器周期内，n个存储体必须分时启 动，则各个存储体的启动间隔为 t T / n （n为交叉存取度） 整个存储器的存取速度有望提高n倍
t顺序 xT t交叉 x n 1 T ( x 1)t T ( ) n
例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和 交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传 送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各 是多少?