03 第三章 VHDL语言基础习题答案

合集下载

EDA习题

第一章绪论作业1、EDA的英文全称是什么？EDA的中文含义是什么？答：EDA的英文全称是Electronic Design Automation；中文含义是电子设计自动化。

5、FPGA和CPLD各包含几个基本组成部分？答：FPGA和CPLD均包含三个部分：可编程逻辑单元阵列、可编程互连、可编程I/O单元。

CPLD内部的可编程逻辑单元以乘积项阵列为主，而FPGA内部采用LUT加寄存器结构。

6、FPGA和CPLD各有什么特点？二者在存储逻辑信息方面有什么区别？在实际使用中，在什么情况下选用CPLD？在什么情况下选用FPGA？答：特点：CPLD内部的可编程逻辑单元以乘积项阵列为主，触发器数量相对FPGA要少，规模和复杂度较低。

FPGA内部采用LUT加寄存器结构，触发器数量多，规模和复杂度较高。

在存储逻辑信息方面，CPLD主要采用PROM存储信息；FPGA主要采用SRAM存储信息。

在实际使用中，一般规模逻辑设计，以控制功能为主的情况下优先选用CPLD。

对于复杂逻辑设计，需要存储大量数据的情况下优先选用FPGA。

10、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的结果是什么？答：主要设计步骤：（1）设计输入：采用HDL语言、原理图、状态图等方式，结果为设计的源代码。

（2）逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，产生网表文件。

（3）目标器件的布线/适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。

（4）目标器件的编程/下载，得到具有特定功能的电路。

（5）硬件仿真、测试，11、名称解释逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真答：逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，即网表文件。

逻辑适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。

行为仿真：将源程序直接送到VHDL仿真器中所进行的仿真。

功能仿真：将综合后的网表文件送到VHDL仿真器中所进行的仿真。

03第三章VHDL语言基础习题答案

代码会具有一些固定的样式即描述风格。本章以一个使用VHDL语言來实现三态门的简
单实例来介绍VHDL语言程序的一些基础知识，包括VHDL语言的组成，VHDL语言的实体，VHDL语言的结构体和VHDL语言的描述风格等。
从而缩短设计周期，提高工作效率。
•系统可以现场编程，在线升级。
第二章
Altera公司的QuartusI【集成开发环境根据设计者的需求提供了一个完整的多平台开发环境，其包含了整个可编程逻辑器件设计阶段的所有解决方案，提供了完整的图形用户界面可以完成可编程片上系统的整个开发流程的各个阶段，包括输入、综合、仿真等，在其中设计者可以方便的完成数字系统设计的全过程。本章将介绍如何在Quartus H
答案：
块语句、进程语句、子程序调用语句、信号赋值语句和元件例化语句。
5、VHDL有哪四种描述风格？
答案：
行为描述、数据流描述、结构描述以及由前三种组合的混合描述。
实验题
实验【一】编写一个实体
实验目的：熟悉实体的编写方法。
实验任务：在Quartus H+建立一个VHDL语言文件，编写一个实体，该实体要求如下：
实体名：TEST o
输入端口：INPUTA,INPUTB,数据类型为BIT。
实验【二】编写一个结构体实验目的：熟悉结构体的编写方法。
实验任务:在Quartus H+建立一个VHDL语言文件，编写一个结构体，该结构体要求如下：
实体名：TEST o
结构体名：RTLo
没有功能描述语句。
答案：
ARCHITECTURE RTL OF TEST IS—结构体，名称为RTL,对应实体为TEST
源，不允许多重驱动。
6、VHDL语言的结构体的这些子结构互相之间是并行的

EDA技术与VHDL程序设计基础教程习题答案

EDA技术与VHDL程序设计基础教程习题答案EDA技术与VHDL程序设计基础教程习题答案第1章EDA习题答案1.8.1填空1.EDA的英文全称是Electronic Design Automation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA 设计三个方向4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、V erilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum1.8.2选择1.EDA技术发展历程的正确描述为（A）A CAD->CAE->EDAB EDA->CAD->CAEC EDA->CAE->CADD CAE->CAD->EDA2.Altera的第四代EDA集成开发环境为（C）A ModelsimB MUX+Plus IIC Quartus IID ISE3.下列EDA工具中，支持状态图输入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro4.下列几种仿真中考虑了物理模型参数的仿真是（A）A时序仿真B 功能仿真C 行为仿真D 逻辑仿真5.下列描述EDA工程设计流程正确的是（C）A输入->综合->布线->下载->仿真B布线->仿真->下载->输入->综合C输入->综合->布线->仿真->下载D输入->仿真->综合->布线->下载6.下列编程语言中不属于硬件描述语言的是（D）A VHDLB V erilogC ABELD PHP1.8.3问答1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA 技术的认识？答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。

2023年大学_EDA技术与VHDL第二版(潘松著)课后习题答案下载

2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。

VHDL程序练习题(含答案)

VHDL程序填空题（一）在下面横线上填上合适的VHDL关键词,完成2选1多路选择器的设计。

LIBRARY IEEE;USE IEEE。

STD_LOGIC_1164.ALL；1 MUX21 ISPORT(SEL：IN STD_LOGIC；A,B:IN STD_LOGIC;Q：OUT STD_LOGIC );END MUX21;2 BHV OF MUX21 ISBEGINQ<=A WHEN SEL=’1’ ELSE B;END BHV;(二）在下面横线上填上合适的语句，完成BCD—7段LED显示译码器的设计。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164。

ALL;ENTITY BCD_7SEG ISPORT（BCD_LED ：IN STD_LOGIC_VECTOR(3 DOWNTO 0）;LEDSEG ：OUT STD_LOGIC_VECTOR（6 DOWNTO 0)）;END BCD_7SEG;ARCHITECTURE BEHA VIOR OF BCD_7SEG ISBEGINPROCESS（BCD_LED)3IF BCD_LED="0000” THEN LEDSEG<=”0111111”;ELSIF BCD_LED=”0001” THEN LEDSEG<="0000110”;ELSIF BCD_LED=”0010" THEN LEDSEG<= 4 ;ELSIF BCD_LED=”0011" THEN LEDSEG<=”1001111";ELSIF BCD_LED=”0100" THEN LEDSEG<="1100110";ELSIF BCD_LED=”0101" THEN LEDSEG〈="1101101"；ELSIF BCD_LED=”0110" THEN LEDSEG〈=”1111101"；ELSIF BCD_LED=”0111" THEN LEDSEG〈="0000111";ELSIF BCD_LED="1000" THEN LEDSEG〈=”1111111”;ELSIF BCD_LED="1001” THEN LEDSEG<="1101111”；ELSE LEDSEG<= 5 ；END IF;END PROCESS；END BEHA VIOR；(三) 在下面横线上填上合适的语句,完成数据选择器的设计。

VHDL参考答案这是我们这学期考的大题都是

一、简答题1、VHDL语言程序的基本结构？实体、结构体、配置、包集合、库。

2、信号和变量的区别？①信号用于作为电路中的信号连线，变量用于作为进程中局部数据存储单元；②信号是全局量在整个结构体内的任何地方都可以使用，变量是局部量只能在进程、子程序内部定义和使用；③信号代入语句采用“<=”代入符，该语句即使被执行也不会使信号立即发生代入，变量的赋值符号为“:=”，在变量赋值语句中，语句一旦被执行，其值立即被赋予变量。

3、可编程逻辑器件的优点？①集成度高，极大的减小电路的面积，降低功耗，提高可靠性；②具有完善先进的开发工具，提供语言、图形等设计方法，十分灵活，通过仿真工具来验证设计的正确性；③可以反复地擦除、编程，方便设计的修改和升级；④灵活地定义管教功能，减轻设计工作量，缩短系统开发时间；⑤保密性好。

4、函数与过程的异同？相同点：函数与过程都是子程序，主函数调用它们以后能将处理结果返回主程序；函数与过程中的语句都是顺序执行的。

不同点：过程的参数可以是输入，也可以是输出，函数的参数都是输入参数；函数只有一个输出，只能通过函数体内的RETURN语句来实现，函数体内不能有信号赋值语句，而过程却可以有不止一个输出，而且是通过过程体内的信号赋值语句或者变量赋值语句来实现的；函数的调用只能通过表达式来实现，过程的调用则是通过过程调用语句来实现的。

5、CPLD与FPGA的异同？①FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。

因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。

CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。

②FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个器件结合起来实现。

CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。

eda技术及应用第三版课后答案谭会生

eda技术及应用第三版课后答案谭会生【篇一：《eda技术》课程大纲】>一、课程概述1.课程描述《eda技术》是通信工程专业的一门重要的集中实践课，是通信工程专业学生所必须具备的现代电子设计技术技能知识。

eda是电子技术的发展方向，也是电子技术教学中必不可少的内容。

本课程主要介绍可编程逻辑器件在电子电路设计及实现上的应用，介绍电路原理图和pcb图的设计技术。

开设该课程，就是要让学生了解大规模专用集成电路fpga和cpld的结构，熟悉一种以上的硬件描述语言，掌握一种以上的开发工具的使用等，掌握电路原理图和pcb图的现代设计技术与方法，从而提高学生应用计算机对电子电路和高速智能化系统进行分析与设计的能力。

2.设计思路本课程坚持“以学生为中心”的原则，以项目任务驱动的方式，采取理论知识与案例相结合的方式授课，提高学生的学习主动性。

通过必要的理论知识讲授、大量的实践训练和案例分析，培养学生的动手设计和实践能力，掌握eda开发的整个流程和基本技巧。

课程采用演示讲授和实践相结合，边讲边练的方法，让学生切身体会并掌握eda开发产品的流程和方法。

本课程集中2周时间开设，注重实践性，边讲边练，让学生切身体会并掌握eda开发技术。

3.实践要求（1）纪律和安全要求①不得将食物带入实验室，每次实训后请将使用后的废弃物带走。

违反者每次扣罚平时分2分。

②实训期间不得做与实训无关的其他事情，不得大声喧哗或做其他影响实训正常进行的事宜。

违反者每次扣罚平时分2分。

③实训期间，若学生有事不能正常参加实训，须提前以书面形式请假，并按指导教师的安排补做实训。

未经指导教师许可，学生不得任意调换实训时间和实训地点。

违反者每次扣罚平时分4分。

④学生不得以任何理由替代他人进行实训，违者直接取消实训成绩。

⑤学生除操作自己所分配的计算机外，不得操作实验室内其他任何设备。

违者每次扣罚平时分2分。

（2）业务要求实训所使用的软件protel和quartus ii，所有数据均通过服务器中转以及储存在服务器上，所以重启自己所用的电脑不会造成数据丢失。

vhdl课后习题答案

vhdl课后习题答案VHDL课后习题答案在学习VHDL（VHSIC Hardware Description Language）这门课程时，课后习题是巩固知识、提高能力的重要方式。

通过认真完成课后习题并查看答案，我们可以更好地理解和掌握VHDL的相关知识，提高自己的编程能力。

下面我们将通过几个典型的VHDL课后习题答案来展示VHDL的魅力和应用。

1. 课后习题一题目：使用VHDL编写一个简单的门电路，包括AND门、OR门和NOT门，并进行仿真验证。

答案：首先，我们定义AND门、OR门和NOT门的输入输出信号。

然后，使用VHDL语言编写各个门电路的逻辑实现，并进行仿真验证。

最后，我们可以观察仿真波形图，验证门电路的功能是否符合预期。

2. 课后习题二题目：使用VHDL编写一个4位全加器，并进行综合、布线和时序分析。

答案：首先，我们定义全加器的输入输出信号。

然后，使用VHDL语言编写4位全加器的逻辑实现，并进行综合、布线和时序分析。

最后，我们可以观察综合和布线报告，分析全加器的资源利用情况和时序性能。

3. 课后习题三题目：使用VHDL编写一个有限状态机（FSM），实现一个简单的计数器，并进行状态转移图和状态转移表的分析。

答案：首先，我们定义有限状态机的状态和状态转移条件。

然后，使用VHDL 语言编写有限状态机的逻辑实现，并进行状态转移图和状态转移表的分析。

最后，我们可以观察状态转移图和状态转移表，验证有限状态机的状态转移是否符合预期。

通过以上几个VHDL课后习题答案的展示，我们可以看到VHDL在数字电路设计和硬件描述方面的强大应用。

通过学习VHDL并完成课后习题，我们可以提高自己的编程能力，掌握数字电路设计的基本原理和方法。

希望大家在学习VHDL的过程中能够认真完成课后习题，并不断提高自己的编程水平。

vhdl_参考答案_上机练习三：时序逻辑电路设计2

vhdl_参考答案_上机练习三：时序逻辑电路设计2VHDL与复杂数字系统设计上机实验3：时序逻辑电路的VHDL程序设计⼀、实验⽬的：1.掌握在Max＋plus II开发平台上，使⽤硬件描述语⾔设计电路的基本操作步骤；2.运⽤所学VHDL的描述语句完成⼀种时序逻辑电路的设计。

⼆、要点：时序逻辑电路在电路结构上有两个显著特点:第⼀，时序电路通常包含组合电路和存储电路两个组成部分，⽽且存储电路是必不可少的。

第⼆，存储电路的输出状态必须反馈到组合电路的输⼊端，与输⼊信号⼀起，共同决定组合逻辑电路的输出。

时序电路的信号变化特点：时序电路以时钟信号为驱动；电路内部信号的变化（或输出信号的变化）只发⽣在特定的时钟边沿；其他时刻输⼊信号的变化对电路不产⽣影响；要点：执⾏条件的控制；时钟边沿的检测；1、执⾏条件的控制采⽤进程描述可以有效控制执⾏条件，若进程以时钟信号（clk）为唯⼀敏感信号，则只有当时钟信号变化时，进程才执⾏；在其他时刻，任何输⼊信号的变化对电路（进程）不起作⽤；模版1：process(clock) --敏感信号表中只有时钟beginif rising_edge(clock) then--监测时钟上升沿，若⽤falling_edge(clock) ……--则监测时钟下升沿。

end if;end process;例：时钟上升沿动作的D触发器library ieee;use ieee.std_logic_1164.all;entity dff1 isport(clk, d: in std_logic;q: out std_logic);end dff1;architecture rtl of dff1 isbeginprocess(clk)beginif (clk'event and clk='1') thenq<=d;end if;end process;end rtl;时序逻辑电路的初始状态应由复位（或清零）信号来设置，根据复位信号对时序逻辑电路复位操作的不同，可分为同步复位和异步复位。

第3章_VHDL语言程序的基本结构

VARIABLE tmp1,tmp2,tmp3:BIT;
BEGIN tmp1:=d0 AND sel;
构造体
tmp2:=d1 AND (NOT sel);
tmp3:=tmp1 OR tmp2;
tmp<=tmp3;
q<=tmp AFTER m;
END PROCESS cale;
END ARCHITECTURE connect;
该例中 BIT 类型用 STD_LOGIC 说明，而 bus 则用 STD_LOGIC_VECTOR（7 DOWNTO 0）说明。在用STD_LOGIC和STD_LOGIC_VECTOR说明时，在实体说明以前必须增加例中所示的两个语句，以便在对VHDL语言程序编译时，从指定库的包集合中寻找数据类型的定义。
END BLOCK cale; END connect;
END ARCHITECTURE behav;
信号定义和端口说明的语句一样，应有信号名和数据类型的说明。因它是内部连接用的信号，故没有也不需要有方向说明。
3、并行处理语句
并行处理语句处于语句BEGIN和END之间，这些语句具体地描述了构造体的行为及其连接关系。例如，二选一的数据流方式描述可以写为：
第三章 VHDL语言程序的基本结构
VHDL语言程序的五个组成部分
库说明
包集合说明
基实体说明
本单
元构造体描述
配置语句
库存放已编译的实体、构造体、包集合、和配置。相当于书库。包集合存放各设计模块能共享的数据类型、常数和子程序。相当于书架。
实体用于说明所设计的系统的外部接口信号。
构造体用于描述系统内部的结构和行为。

第三章VHDL的语句VHDL中的语句按其执行顺序可分为顺序描述语句和

第三章VHDL的语句VHDL中的语句按其执行顺序可分为顺序描述语句和并行描述语句两大类。

顺序描述语句的执行顺序是按语句的书写顺序依次执行的，常用于实现模块的算法部分；并行描述语句的执行顺序与书写顺序无关，所有语句是并发执行的，常用于表示模块间的连接关系。

本章将详细介绍这两类VHDL语句。

3．1 VHDL语言的顺序描述语句顺序语句是建模进程、过程和函数功能的基本语句单元，它只能在进程、过程和函数中使用，其执行顺序按照书写顺序来执行，同时前面语句的执行结果会对后面语句的执行结果产生影响。

顺序描述语句按照控制方式分为条件控制语句和迭代控制语句，其中，条件控制语句有IF语句和CASE语句，迭代控制语句有循环语句和顺序断言语句。

下面对顺序描述语句进行详细介绍。

3．1．1 信号赋值语句与变量赋值语句采用VHDL描述硬件电路的过程中，数据的传递和端口界面数据的读写都是通过赋值语句来实现的，赋值语句就是将一个数值或表达式传递给某一个数据对象的语句。

VHDL 提供了两类赋值语句：信号赋值语句和变量赋值语句。

信号虽然只能在VHDL程序的并行部分进行说明，但是它在程序的顺序部分和并行部分都可使用。

信号赋值语句的语法如下：待赋值信号<=表达式；变量的说明和赋值操作都只能在程序的顺序部分进行。

变量赋值语句的语法如下：待赋值变量：=表达式；注意：不论是信号还是变量，赋值符号两边必须具备相同的数据类型和位长。

在前一章我们讲过信号与变量的区别，这里有必要重申一下：信号赋值的执行和信号值的更新之间是有一定延迟的，只有经过延迟后信号才能得到新值，否则保持原值；而变量赋值的语句执行后立即得到新值，没有延迟。

上面讲到，信号赋值会有延迟，其实，VHDL允许为信号赋值选择“延迟机制”，即：传输延迟或惯性延迟，其中，传输延迟用于表示无论输入脉冲宽度多窄都能在输出端无失真复现的延迟模型；惯性延迟用于表示输入脉冲传播时间受电路“惯性”影响的延迟模型。

《VHDL应用教程》课后习题参考答案

第1章绪论1.1电子设计自动化1.2EDA技术，是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。

1.31、用软件的方式设计硬件。

2、用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的。

3、设计过程中可用有关软件进行各种仿真。

4、系统可现场编程，在线升级。

5、整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

因此，EDA技术是现代电子设计的发展趋势。

1.4可编程逻辑器件（Programmable Logic Device，PLD）是一种由用户编程以实现某种逻辑功能的新型逻辑器件。

FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称。

1.51、自顶向下设计方法是一种模块化设计方法。

它对设计的描述从上到下，逐步由粗略到详细，符合常规的逻辑思维习惯。

由于高层设计与器件无关，设计易于在各种集成电路工艺或可编程器件之间移植。

2、适合多个设计者同时进行设计。

随着技术的不断进步，许多设计由一个设计者已无法完成，而必须经过多个设计者分工协作来完成。

在这种情况下，应用自顶向下的设计方法便于多个设计者同时进行设计，对设计任务进行合理分配，并用系统工程的方法对设计进行管理。

第2章可编程逻辑器件2.1按结构的复杂程度分类、按互连结构分类、按可编程特性分类、按可编程器件的编程元件分类2.2主动串行配置式、主动并行配置模式、外设配置模式、从动串行配置模式、菊花链配置模式2.31、编程单元。

查找表型FPGA的编程单元为SRAM结构，可以无限次编程，但它属于易失性元件，掉电后芯片内的信息会丢失；而CPLD则采用EEPROM编程单元，不仅可无限次编程，且掉电后片内的信息不会丢失。

VHDL习题解答

V H D L习题解答(共15页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--VHDL 程序设计教程习题参考解答第一章习题参考答案1．什么是VHDLVHDL的实现有哪几种形态硬件描述语言（Hardware Description Language，HDL），顾名思义，是电子系统硬件行为描述、结构描述、数据流描述的语言。

VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。

2．简述VHDL的发展史。

1981年6月VHDL工作小组成立，提出了一个满足电子设计各种要求的能够作为工业标准的硬件描述语言。

1983年第三季度，由IBM公司、TI公司、Inter metrics公司签约，组成开发小组，工作任务是提出语言版本和开发软件环境。

1986年IEEE标准化组织开始工作，讨论VHDL语言标准，历时一年有余，于1987年12月通过标准审查，版本宣布实施，即IEEE STD 1076-1987。

1993年经过重新修订，发布版本，从而形成新的标准即IEEE STD 1076-1993。

2006年VHDL发布版本；2008年8月，VHDL 版本发布，解决了版本中发现的多个问题。

2009年1月，IEEE公布了VHDL 的标准版本，最新VHDL标准IEEE 1076-2008在2009年1月实施。

3. 详述VHDL设计IP模块的流程。

第1种设计形态，VHDL程序以IP模块的形态存在，VHDL-IP设计流程如图所示。

IP模块是与集成电路工艺无关的芯片设计方案，可以移植到不同的设计环境。

IP产品形态有规范，有IP包装规则和复用规则，是原生态的芯片硬件设计产品。

图 VHDL-IP设计流程4. 简答VHDL设计用FPGA实现的意义。

可编程器件FPGA具有容量大、密度高等特点，是科学实验、小批量生产、样机研制的载体。

第三部分 VHDL语言

第三章VHDL语言一、填空题1、VHDL于1985年正式推出，是目前_____标准化程度最高_______的硬件描述语言。

2、IEEE于1987年将VHDL采纳为_____ IEEE#1076______标准。

3、用VHDL书写的源文件，既是____程序_______以是__________文档______，既是工程技术人员之间交换信息的文件，以可作为合同签约者之间的文件。

4、一般将一个完整的VHDL程序称为______设计实体___________。

5、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块________独立存在______和___独立运行_______________。

6、VHDL设计实体的基本结构由______库、程序包、实体、结构体、配置______、____________、___________、________________的________________等部分构成。

7、_________实体______和_________，结构体________是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

8、IEEE于1987年公布了VHDL的____ VHDL‘87______语法标准。

9、IEEE于1993年公布了VHDL的_____ VHDL‘93_____语法标准。

10、根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要______预先定义______。

11、在VHDL中最常用的库是____ IEEE____标准库，最常用的程序包是______STD_LOGIC_1164_____程序包。

12、VHDL的实体由_____实体声明______部分和___结构体_________组成。

13、VHDL的实体声明部分指定了设计单元的______输入/输出端口____或_____引脚________，它是设计实体对外一个通信界面，是外界可以看到的部分。

EDA技术与VHDL基础课后习题答案

《EDA技术与VHDL基础》课后习题答案第一章EDA技术概述一、填空题一、电子设计自动化二、超级高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入五、VHDL、Verilog HDL六、硬件特性二、选择题一、A二、C3、A4、D五、C六、D7、A第二章可编程逻辑器件基础一、填空题一、PLD二、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的FPGA4、配置芯片二、选择题一、D二、C3、C4、D第三章VHDL程序初步——程序结构一、填空题一、结构、行为、功能、接口二、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部份4、结构体说明语句、功能语句五、端口的大小、实体中子元件的数量、实体的按时特性六、设计库7、元件、函数八、进程PROCESS、进程PROCEDURE九、顺序语句、并行语句二、选择题一、D二、C3、C4、B五、D六、B7、A八、C三、简答题二、LIBRARY IEEE;USE nand_3in ISPORT(a,b,c:IN STD_LOGIC;y:OUT STD_LOGIC); END;ARCHITECTURE bhv OF nand_3in IS BEGINy<=NOT(a AND b AND c);END bhv;五、0000六、（247）第四章VHDL基础一、填空题一、顺序语句、并行语句二、跳出本次循环3、等待、信号发生转变时4、函数、进程五、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性六、程序调试、时序仿真7、子程序、子程序二、选择题一、B二、A3、A4、C五、B六、C7、D三、判定题一、√二、√3、√4、√五、×六、×四、简答题九、修更正确如下所示：LIBRARY IEEE;USE count ISPORT(clk:IN BIT;q:OUT BIT_VECTOR(7 DOWNTO 0));END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clk'EVENT AND clk='1' THENq<=q+1;END PROCESS;END a;10、修更正确如下所示：…SIGNAL invalue:IN INTEGER RANGE 0 TO 15; SIGNAL outvalue:OUT STD_LOGIC;…CASE invalue ISWHEN 0=>outvalue<='1';WHEN 1=>outvalue<='0';WHEN OTHERS=>NULL;END CASE;…1一、修更正确如下所示：ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIF NOT (clk'EVENT AND clk='1') THENx<=a XOR b OR c;END IF;END PROCESS;END;1二、(1) PROCESS(…) --此题中两条IF语句均为信号c进行可能赋值，VHDL语言不许诺IF a=b THENc<=d;END IF;IF a=4 THENc<=d+1;END IF;END PROCESS;(2)ARCHITECTURE behave OF mux IS --同时为q进行多次可能赋值，VHDL语言不许诺BEGINq<=i0 WHEN a='0' AND b='0' ELSE '0'; --WHEN ELSE语句语法错误q<=i1 WHEN a='0' AND b='1' ELSE '0';q<=i2 WHEN a='1' AND b='0' ELSE '0';q<=i3 WHEN a='1' AND b='1' ELSE '0';END behave;13、next1<=1101 WHEN (a='0' AND b='0') ELSEd WHEN a='0' ELSEc WHEN b='1' ELSE1011;1五、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clk’EVENT AND clk=’1’（8）、ELSIF（9）、END IF（10）、q<= count1六、修更正确如下所示：LIBRARY IEEE;USE CNT10 ISPORT ( clk: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (clk)BEGINIF RISING_EDGE(clk) begin –begin修改成THENIF q1 < 9 THEN --q1为STD_LOGIC数据类型，而9为整型不可直接比较q1 <= q1 + 1; -- q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSEq1 <= (OTHERS => '0');END IF;END IF;END PROCESS;q <= q1;END bhv;17、利用IF语句实现LIBRARY IEEE;USE mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0);cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (sel="00") THEN cout_tmp<=ain OR bin;ELSIF (sel="01") THEN cout_tmp<=ain XOR bin;ELSIF (sel="10") THEN cout_tmp<=ain AND bin;ELSE cout_tmp<=ain NOR bin;END IF;END PROCESS;cout<=cout_tmp;END bhv;第五章QuartusⅡ集成开发软件初步一、填空题1、实体名二、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载五、RTL Viewer、Technology Map Viewer六、功能、参数含义、利用方式、硬件描述语言、模块参数设置7、mif、hex八、根目录二、选择题一、C二、D第七章有限状态机设计一、设计题1、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL current_state,next_state:state; --概念存储现态和次态的信号BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,in_a) --次态产生进程BEGINCASE current_state ISWHEN s0=>IF in_a/=”00” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=>IF in_a=/'”01” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=>IF in_a=”11” THEN next_state<=s0ELSE next_state<=s3;END IF;WHEN s3=>IF in_a/='11' THEN next_state<=s0;ELSE next_state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;p3:PROCESS(current_state)BEGINCASE current_state ISWHEN s0=>out_a<='”0101”;WHEN s1=>out_a<=”1000”;WHEN s2=>out_a<=”1100”;WHEN s3=>out_a<=”1101”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;二、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(2 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL current_state,next_state:state;BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,ina)BEGINCASE current_state ISWHEN s0=> IF ina =”101” THEN outa<=”0010”;ELSIF ina=”111” THEN outa <=”1100”;END IF;IF ina =”000” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=> outa<=”1001”;IF ina =”110” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=> outa<=”1111”;IF ina =”011” THEN next_state<=s1;ELSIF ina =”100” THEN next_state<=s2;ELSE next_state<=s3;END IF;WHEN s3=> IF ina =”101” THEN outa<=”1101”;ELSIF ina=”011” THEN outa <=”1100”;END IF;IF ina =”010” THEN next_state<=s0;ELSE next_state<=s1;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;3、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(1 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL state:istate;BEGINp1:PROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN state<=s0;result<='0';ELSECASE state ISWHEN s0=>outa<=”0000”;IF ina=”00” THEN state<=s1;ELSE state<=s0;END IF;WHEN s1=> outa <=”0001”;IF ina=”01” THEN state<=s2;ELSE state<=s1;END IF;WHEN s2=> outa <=”1100”;IF ina=”11” THEN state<=s3;ELSE state<=s0;END IF;WHEN s3=> outa <=”1111”;IF ina=”00” THEN state<=s0;ELSE state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END IF;END IF;END PROCESS;END;第九章VHDL大体逻辑电路设计一、填空题1、输入信号、所处状态二、组合逻辑、时序逻辑3、触发器、14、D触发器、RS触发器、JK触发器、T触发器二、选择题一、A二、C。

第3章 VHDL语言基础

超高速集成电路硬件描述语言
Verilog:Cadence公司开发
ABEL（Advanced Boolean Hardware Description, 高级布尔方程语言） :Lattice公司 AHDL（Analog模拟硬件描述语言）: Altera公司
第二节
VHDL的基本结构
通过与非门的逻辑描述，阐述VHDL的基本结构
第三节 VHDL结构体的子结构
4位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk; reg[3:0] out; always @(posedge clk) begin if(reset) out<=0; //同步复位 else end endmodule out<=out+1; //计数
Nand_2实体说明

结构体
BEGIN y <= NOT (a AND b)；
END rtl；
1. 库说明
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
语法： library 库名
use 库名.程序包名.项目名：
库是用VHDL语言编写的源程序及其通过编译的数据集合，它由各种程序包组成，程序包提供了各种数据类型、函数的定义以及各种类型转换函数及运算等，以供给设计者使用。
库序项库是用vhdl语言编写的源程序及其通过编译的数据集合它由各种程序包组成程序包提供了各种数据类型函数的定义以及各种类型转换函数及运算等以供给设计者使用
第三章硬件描述语言HDL Hardware Description Language

vhdl语言的名词解释题答案

vhdl语言的名词解释题答案VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和硬件描述领域。

在VHDL中，有许多重要的名词需要理解和解释。

本文将对其中一些常见的名词进行解释，帮助读者更好地理解VHDL语言。

1. 实体（Entity）：实体是VHDL中的一个关键概念，描述了一个电路或组件的外部特性，类似于C语言中的函数声明。

实体定义了输入（端口）和输出（信号）的类型、方向和宽度等信息。

在VHDL中，实体是由端口声明和信号声明组成的。

2. 体（Architecture）：体是VHDL中定义电路结构和行为的部分。

它描述了实体中定义的端口和信号如何互相连接、通过逻辑门实现特定的功能。

一个实体可以有多个体，每个体可以用不同的方式实现相同的功能。

3. 信号（Signal）：信号是VHDL中的基本数据类型，用于在不同的实体和体之间传递信息。

每个信号都有一个特定的类型，如布尔型、整数型或位向量型，用于表示不同的电路信号。

4. 进程（Process）：进程是VHDL中定义电路行为的方式之一，类似于C语言中的函数。

一个进程可以包含多个语句，通过条件语句和循环语句来控制信号的行为。

进程可以响应输入信号的变化，并根据特定的逻辑来更新输出信号。

5. 组合逻辑（Combinational Logic）：组合逻辑是一种基本的电路逻辑，它根据输入信号的当前值直接计算出输出信号的值，而不考虑过去的状态。

在VHDL中，组合逻辑通常通过使用逻辑运算符（如AND、OR和NOT）和条件语句（如IF-THEN-ELSE）来实现。

6. 时序逻辑（Sequential Logic）：时序逻辑是一种基于电路状态的逻辑，它不仅考虑当前输入信号的值，还考虑过去的状态。

时序逻辑包括存储元件（如寄存器和触发器）和时钟信号，用于控制电路的时序行为。

在VHDL中，时序逻辑通常通过使用进程来实现。

VHDL程序设计教程习题解答

VHDL程序设计教程习题参考解答第1章思考题解答1．什么是VHDL？简述VHDL的发展史。

答：VHDL是美国国防部为电子项目设计承包商提供的，签定合同使用的，电子系统硬件描述语言。

1983年成立VHDL语言开发组，1987年推广实施，1993年扩充改版。

VHDL 是IEEE标准语言，广泛用于数字集成电路逻辑设计。

2．简述VHDL设计实体的结构。

答：实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。

根据IEEE标准，实体组织的一般格式为：ENTITY 实体名 IS[GENERIC(类型表)；] --可选项[PORT(端口表)；] --必需项实体说明部分； --可选项[BEGIN实体语句部分；]END [ENTITY] [实体名]；3．分别用结构体的3种描述法设计一个4位计数器。

答：用行为描述方法设计一个4位计数器如下，其它描述方法，读者可自行设计。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT (clk,clr,en:IN STD_LOGIC;Qa,qb,qc,qd:OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0);BEGINQa <= count_4(0);Qb <= count_4(1);Qc <= count_4(2);Qd <= count_4(3);PROCESS (clk,clr)BEGINIF (clr = '1' ) THENCount_4 <= "0000";ELSIF (clk'EVENT AND clk = '1' ) THENIF (en = '1' ) THENIF (count_4 = "1111") THENcount_4 <= "0000";ELSEcount_4 <= count_4+ '1';END IF;END IF;END IF;END PROCESS;END example;第2章思考题解答1．什么叫对象？对象有哪几个类型？答：在VHDL语言中，凡是可以赋于一个值的客体叫对象(object)。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

OUTPUT: out bit);--1个输出引脚，类型BIT
END TEST;
实验【二】编写一个结构体
实验目的：熟悉结构体的编写方法。
实验任务：在Quartus II中建立一个VHDL语言文件，编写一个结构体，该结构体要求如下：
实体名：TEST。结构体名源自RTL。没有功能描述语句。
答案：
ARCHITECTURE RTL OF TEST IS--结构体，名称为RTL，对应实体为TEST
eda技术有广义和狭义之分从广义来说eda技术包括半导体工艺设计自动化可编程器件设计自动化电子系统设计自动化印制电路板设计自动化仿真与测试故障诊断自动化等例如pspiceewbmatlab等计算机辅助分析caa技术和protelorcad等印刷制版计算机辅助设计等从狭义来说eda技术就是电子设计自动化即通过相关的开发软件自动完成用软件方式设计的电子系统到硬件系统的逻辑编译化简分割综合优化以及布局布线逻辑仿真等工作终完成对于特定目标芯片的适配编译逻辑映射编程下从而形成集成电子系统不包含电子生产自动化
实验任务：在Quartus II中建立一个VHDL语言文件，编写一个实体，该实体要求如下：
实体名：TEST。
输入端口：INPUTA，INPUTB，数据类型为BIT。
输出端口：OUTPUT，数据类型为BIT。
没有类属说明。
答案：
ENTITY TEST IS--实体
PORT(
INPUTA,INPUTB: in bit;--2个输入引脚，类型BIT
3
答案：
ARCHITECTURE结构体名OF实体名IS
[说明语句]
BEGIN
[功能描述语句]
END ARCHITECTURE结构体名;
4
答案：
块语句、进程语句、子程序调用语句、信号赋值语句和元件例化语句。
5
答案：
行为描述、数据流描述、结构描述以及由前三种组合的混合描述。
实验题
实验【一】编写一个实体
实验目的：熟悉实体的编写方法。
BEGIN
--无逻辑语句
END RT;
10、结构描述的缺点是程序表示的是电路的结构连接关系，不能直观的得到设计电路的逻辑功能。
综述题
1
答案：
ENTITY实体名IS
[GENERIC(类属表);]
[PORT(端口表);]
END ENTITY实体名;
2
答案：
IN：输入。
OUT：输出。
INOUT：双向，输入输出。
BUFFER：缓冲，其实质也是双向的，但是只能接受一个驱动源。
6、VHDL语言的结构体的这些子结构互相之间是并行的。
7、将VHDL语言的行为描述语句转换为门级描述由VHDL开发工具自动完成，是VHDL语言综合器的任务。
8、数据流描述也称为RTL（寄存器传输级）描述方式，它类似于布尔方程，它既表示某种行为，又隐含结构信息，主要指非结构化的并行语句描述。
9、在结构描述中，元件间的连接是通过定义的端口界面来实现的。
填空题
1、一个标准的VHDL语言程序由库、实体和结构体组成。
2、个完整的VHDL语言描述是以对一个功能元件的完整描述为基础的
3、实体相当于电路图中一个器件符号。
4、端口说明（PORT）是对设计实体与外部接口的描述，也可以说是设计实体的外部引脚的名称，它为实体与外部环境的动态通信提供通道
5、缓冲（BUFFER）端口描述模式和INOUT双向模式的区别在于只能接受一个驱动源，不允许多重驱动。