数字系统设计技术实验指导书

Experiment 2 Designing Number Comparer

实验目的： 熟悉QuartusII 的开发环境

熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计

实验内容：数值比较器设计

实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程

设计输入使用插入模板

（Insert Template ）

在QuartusII 开发环境下对设计程序进行时序仿真

将生成的配置文件下载到实验板，进行最终的实物测试验证

实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为：

比较器特性表

比较器电路示意图

实验报告内容要求：

（1） 实验目的；

（2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。

Number

Comparer

A(3..0) B(3..0)

In_s In_l In_e

Yl Ye

Ys Y

Experiment 3 Designing 8 to1-Multiplxer

实验目的：熟悉QuartusII的开发环境

熟练掌握编程开发流程

学习VHDL的基本语法

学习VHDL编程设计

实验内容：八选一数据选择器设计。

实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template）

在QuartusII开发环境下对设计程序进行时序仿真

将生成的配置文件下载到实验板，进行最终的实物测试验证

实验原理：

电路功能表及其电路外部符号如下：

电路功能表

实验报告内容要求：

（1）实验目的；

（2）实验内容；

（3）实验要求；

（4）实验原理；

（5）程序编写；

（6）程序编译（首先选择器件具体型号）；

（7）功能仿真和芯片时序仿真；

（8）芯片引脚设定；

（9）适配下载结果及结论。

Experiment 4 Designing module _60

实验目的：熟悉QuartusII的开发环境

熟练掌握编程开发流程

学习数字系统中层次化设计技巧

学习显示译码电路分频电路、计数电路的VHDL程序设计

学习结构化设计的VHDL程序设计

实验内容：基于数码管显示的60进制计数器设计

实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程

将50MHz信号分频为1Hz信号

以1Hz为60进制计数器使能信号，实现60进制计数功能

计数结果用两位数码管显示

计数进位持续时间1s用LED显示

设计位同步时序电路

在QuartusII开发环境下对设计程序进行时序仿真

将生成的配置文件下载到实验板，进行最终的实物测试验证

实验原理：先对50MHz时钟信号分频得到1Hz，然后调用两个10进制计数器，计数到59

时回到初始0的计数状态，每个10进制计数的技术结果通过显示译码送到两位数码管上显

示，结构框图如下：

50MHz

数码管

数码管

（1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写；

（6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 结论。

Experiment 5 Designing shift_register

实验目的： 熟悉QuartusII 的开发环境

熟练掌握编程开发流程 学习VHDL 的基本语法

学习数字系统中移位寄存器设计及其VHDL 编程

实验内容：移位寄存器设计

实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程

设计输入使用插入模板

（Insert Template ）

在QuartusII 开发环境下对设计程序进行时序仿真

将生成的配置文件下载到实验板，进行最终的实物测试验证

实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为：

比较器特性表

比较器电路示意图

Shift_register

Sr sl

Data_in(3..0) clk clr load ctr

Data_q(3..0)

（9）实验目的；

（10）实验内容；

（11）实验要求；

（12）实验原理；

（13）程序编写；

（14）程序编译（首先选择器件具体型号）；

（15）功能仿真和芯片时序仿真；

（16）芯片引脚设定；

（17）适配下载结果及结论。

实验2考程序

Library ieee;

Use ieee.std_logic_1164.all;

Entity compare_2 is

Port( data_a,data_b：in std_logic_vector(3 downto 0);

In_s,In_l,In_e：in std_logic;

Ys,Yl,Ye：out std_logic);

End compare_2;

Architecture rtl of compare_2 is

Signal tmps,tmpe: std_logic;

Begin

Ys<=tmps;

Ye <= tmpe;

Yl <= tmps nor tmpe;

Aa:process(data_a,data_b, In_e)

Begin

If(data_a = data_b and In_e = ‘1’) then

tmpe<=’1’;

else

tmpe<=’0’;

End if;

End process aa;

bb:process(data_a,data_b, In_s)

Begin

If(data_a

tmps<=’1’;

elsif(data_a=data_b and In_s=’1’) then

tmps<=’1’;