电子设计工程实训任务指导书 - 电子设计工程师认证网

电子设计工程实训任务指导书

（可编程器件应用部分）

二〇一一年六月

前言

电子设计工程实训任务指导书是为EDP-MCU-2000实验平台编写的实训配套参考书之一。本任务书编写的目的在于为采用EDP-MCU-2000实验平台开展实践教学或进行电子设计工程师认证培训的有关院校提供一个参考的教学及培训思路。

本实训任务指导书的定位为电子系统设计类实践课程的教学，紧密结合EDP-MCU-2000实验箱的资源，以一个个独立又相互关联的系统或者准系统设计任务为内容，将相关知识点融合起来，达到电子工程实训的目的。实训任务指导书按照对实验箱的使用情况分为三个部分。第一部分的实训可以完全在EDP-MCU-2000实验箱上完成，第二部分是需要利用EDP实验平台的扩展模块才能完成的实验任务，第三部分则是需要学生自己设计制作扩展模块才能完成的任务。各部分的任务相互独立，由易到难进行编排，尽量覆盖当前电子设计中所遇到的主要知识点。

可编程器件应用是针对EDP实验平台上的CPLD扩展模块开展的教学培训任务，分为9个实验项目，基于Altera公司的复杂可编程器件，使用Verilog硬件描述语言，内容覆盖数字逻辑与数字系统设计的基本内容。所有实训项目均在QuartusⅡ和ModelSim开发平台上开发，计划参考培训学时40学时，每个培训实验4-6学时。依据具体情况，可以集中在一周内完成，也可以分散在半个学期甚至一个学期内完成。

由于时间紧迫，任务书中出现的不妥之处，敬请读者批评指正。

电子设计工程师认证项目办公室

二〇一一年六月

目录

任务一门电路与VerilogHDL门级描述 (1)

任务二组合逻辑与VerilogHDL数据流描述 (2)

任务三触发器与VerilogHDL行为描述 (3)

任务四计数器与VerilogHDL参数化模块设计 (4)

任务五序列检测器的设计与仿真 (5)

任务六简易PWM信号发生器设计 (6)

任务七 8155并行接口功能设计 (7)

任务八简易DDS工频信号发生器设计 (8)

任务九简易数字频率计设计 (9)

任务一门电路与VerilogHDL门级描述

1.任务目的

(1)熟悉EDP-CPLD实验扩展板的结构与使用方法。

(2)掌握VerilogHDL的基础语法、模块及门级描述。

(3)熟悉QuartusⅡ软件的基本使用方法。

2.实验内容

(1)功能设计：使用VerilogHDL，采用门级建模方法，实现对基本逻辑门电路

（与非门、异或门等）的描述。

(2)逻辑综合：通过QuartusII开发环境，完成对设计代码的逻辑综合，查看RTL

级原理图。

(3)引脚分配：利用EDP-CPLD实验扩展板上的拨码开关和LED资源，按照其

接口设定，完成引脚分配。

(4)下载验证：将编程文件下载到扩展板的CPLD芯片上，然后验证所设计的

逻辑功能。

3.实训要求

(1)掌握可编程器件开发的基本流程，熟悉QuartusII开发环境与基本使用方法。

(2)熟悉EDP-CPLD实验扩展板的板载资源及其功能。

(3)掌握VerilogHDL的基本语法与门级描述方法。

(4)记录测试结果并撰写实验报告。

4.发挥部分

(1)实现对三态门的VerilogHDL建模。

(2)实现双向输入输出端口的VerilogHDL建模。

5.训练过程

(1)课前学生依照任务书自行预习。

(2)4个课内计划教学学时，先简要讲解并演示，后由学生验证与测试。可以安

排在一次连续的时间单元内完成。

(3)分散教学时，要求写出实验报告，在下次实验时上交。

任务二组合逻辑与VerilogHDL数据流描述

1.任务目的

(1)掌握VerilogHDL的数据流建模方法。

(2)掌握典型的组合逻辑电路的VerilogHDL描述。

(3)进一步熟悉QuartusⅡ软件的使用方法。

2.实验内容

(1)功能设计：使用VerilogHDL，采用数据流建模方法，实现对典型组合逻辑

电路（编/译码器、数据选择/分配器、数值比较器等）的描述。

(2)逻辑综合：通过QuartusII开发环境，完成对设计代码的逻辑综合，查看RTL

级原理图。

(3)引脚分配：利用EDP-CPLD实验扩展板上的拨码开关、LED及数码管等资

源，按照其接口设定，完成引脚分配。

(4)下载验证：将编程文件下载到扩展板的CPLD芯片上，然后验证所设计的

逻辑功能。

3.实训要求

(1)进一步熟悉QuartusII开发环境与使用方法。

(2)掌握VerilogHDL的数据流描述方法和典型组合逻辑单元电路功能。

(3)记录测试结果并撰写实验报告。

4.发挥部分

(1)实现奇偶校验发生器的VerilogHDL设计，综合后下载验证。

(2)实现一个BCD-7段数码管译码器的VerilogHDL设计，综合后下载验证。

5.训练过程

(1)课前学生依照任务书自行预习。

(2)4个课内计划教学学时，先简要讲解并演示，后由学生验证与测试。可以安

排在一次连续的时间单元内完成。

(3)分散教学时，要求写出实验报告，在下次实验时上交。

任务三触发器与VerilogHDL行为描述

1.任务目的

(1)掌握VerilogHDL的行为建模方法。

(2)掌握RS锁存器、D触发器和JK触发器的VerilogHDL描述。

(3)掌握触发器同步及异步清零和复位的建模方法。

(4)进一步熟悉QuartusⅡ软件的使用方法。

2.实验内容

(1)功能设计：使用VerilogHDL，采用行为建模方法，实现D触发器和JK触

发器的描述，并完成同步或异步清零或者置位功能。

(2)逻辑综合：通过QuartusII开发环境，完成对设计代码的逻辑综合，查看RTL

级原理图。

(3)引脚分配：利用EDP-CPLD实验扩展板上的按键、拨码开关及LED等资源，

按照其接口设定，完成引脚分配。

(4)下载验证：将编程文件下载到扩展板的CPLD芯片上，然后验证所设计的

逻辑功能。

3.实训要求

(1)进一步熟悉QuartusII开发环境与使用方法。

(2)掌握锁存器与触发器的区别。

(3)掌握VerilogHDL的行为建模方法和典型触发器的功能描述。

(4)记录测试结果并撰写实验报告。

4.发挥部分

(1)实现一个8D锁存器并实际验证其功能。

(2)实现一个8D触发器并实际验证其功能。

5.训练过程

(1)课前学生依照任务书自行预习。

(2)4个课内计划教学学时，先简要讲解并演示，后由学生验证与测试。可以安

排在一次连续的时间单元内完成。

(3)分散教学时，要求写出实验报告，在下次实验时上交。