CADENCE工具VIRTUSO-DRACULA入门介绍
cadence教程
cadence教程Cadence 是一款流行的电路设计和仿真工具。
它广泛应用于电子工程领域，可以帮助工程师进行电路设计、布局、仿真和验证。
以下是一个简单的 Cadence 教程，帮助你快速入门使用该软件。
第一步: 下载和安装 Cadence首先，你需要从 Cadence 官方网站下载适用于你操作系统的Cadence 软件安装包。
在下载完成后，双击安装包文件并按照安装向导的指示进行安装。
第二步: 创建新项目打开 Cadence 软件后，你将看到一个初始界面。
点击“File”菜单，然后选择“New”来创建一个新的项目。
第三步: 添加电路元件在新项目中，你可以开始添加电路元件。
点击菜单栏上的“Library”按钮，然后选择“Add Library”来添加一个元件库。
接下来，使用菜单栏上的“Place”按钮来添加所需的电路元件。
第四步: 连接电路元件一旦添加了电路元件，你需要使用连线工具来连接它们。
点击菜单栏上的“Place Wire”按钮，然后将鼠标指针移到一个元件的引脚上。
点击引脚，然后按照电路的设计布局开始连接其他元件。
第五步: 设置仿真参数在完成电路布局后，你需要设置仿真参数。
点击菜单栏上的“Simulate”按钮，然后选择“Configure”来设置仿真器类型、仿真时间等参数。
第六步: 运行仿真设置完成后，你可以点击菜单栏上的“Simulate”按钮，然后选择“Run”来运行仿真。
仿真过程会模拟电路的运行情况，并生成相应的结果。
总结通过这个简单的 Cadence 教程，你了解了如何下载安装Cadence 软件、创建新项目、添加电路元件、连接元件、设置仿真参数和运行仿真。
掌握了这些基本操作后，你可以进一步学习和探索 Cadence 的更多功能和高级技巧。
祝你在使用Cadence 中取得成功！。
Cadence-virtuoso的使用简介(版图绘制)
第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的 有时候一个组件的执行要依赖另 一个组件先执行 例如 要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版 图编辑程序 Virtuoso 和线路图编辑程序 Composer 中 在这两各环境中都可以激活 Diva 要 运行 Diva 前 还要准备好规则验证的文件 可以把这个文件放在任何目录下 这些规则文 件的写法下面专门会进行说明 也会给出例子 这些文件有各自的默认名称 如 做 DRC 时的文件应以 divaDRC.rul 命名 版图提取文件以 divaEXT.rul 命名 做 LVS 时规则文件应 以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度 阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小宽度 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源 漏与栅的最小间距 引线孔的最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距 金属 1 的最小宽度 金属 1 间的最小间距 金属 2 的最小宽度 金属 2 间的最小间距 金属 2 的最小挖槽深度 通孔的最小宽度 通孔间的最小间距 通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页 共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则 我们就可以编写出相应的 DRC 规则检查文件 见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理 用于生成规则文件中所要应用到的层 次 可以是原始层或是衍生层 例如 nwell=geomOr("nwell") 在文件中引用到的所 有原始物理层次都要用双引号括起来 这一句的目的是在后面应用到 nwell 这个原始物 理层次时 不需要再用引号括起来 前面几句都是这个意思 后面四句则生成版图验证 中必须的一些层次 有一点需要注意的是 在 geomOr 的关键字和 ( 之间不能出现 空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错 下面这个语句相当于一个条件转移语句 当有drc命令时 执行下面的规则 否则跳 转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中 主要的语句就是drc 了 先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层 如果定义 给出 输出层 则通过drc检查的出错图形就可以保 存在该输出层中 此时 如果没有modifiers选项 则保存的是原始的图形 如果在modifiers 选项中定义了修改方式 那么就把修改后的结果保存在输出层中 如果没有定义outlayer 层 出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次 有些规则规定的是只对单一层次的要求 比如接触孔的宽度 那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系 如 接触孔和铝线的距离 那么要注明两个层次 Function中定义的是实际检查的规则 关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度 等 关系有>, <, >=, <=, ==等 结合起来就是 sep<3, width<4, 1<enc<5 这些关系式 例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中 没有outlayer 的定义 也没有modifiers的定义 所以发现的错误都直接显示在nwell层上 例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米 所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出 后面引号中的 信息起到说明提示作用 需要时可以查询 对查错没有实际意义 同样需要注意的是 在drc 和 之间同样不能有空格 否则系统会提示没有drc语句 从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求 在规则文件中我们还可以看到saveDerived语句 如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到 要熟练掌握 另外 在DRC文件中 引号引出的行是注释行 以上就是对DRC文件编写的一些简单介绍 对于其中使用的关键字 作者有专门的说明 文章 同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明 读者可以参 照它 以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到 通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较 实际 上就是从版图中提取出电路的网表来 再与线路图的网表比较 那么如何提取版图网表呢 这里我们就要使用到DIVA的extract文件 下面是它的简单介绍 首先 同DRC一样 extract文件的最开始同样是这样一条语句第 12 页 共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句 当有extract这个命令时 执行下面的规则 否则跳转到另外 的循环 接着 extract文件中要进行的是层次定义 它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系 使用geomConnect语句将版图间的不同层次连接起来 一个 extract文件只能有一个geomConnect语句 构成完整的网表 例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次 但要注意的是 一个via语句中只 能出现一个连接层 但在geomConnect语句中via语句可以出现的次数不限 以上语句表示 在有contact的地方 psd nsd poly metal1 是相互连接的 在有via 的地方metal1和metal2 相连 注意后一个via和前一个的意义不同 上述工作完成之后 我们接着要进行的工作是器件的提取 device extraction 使 用extractDevice语句 extractDevice 语句定义电路中用到的元器件 这是提取文件中的 关键语句 语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层 它应该是后来通过逻辑关系生成的提取层 这个层上的每一个图形 都会被当作是一个元器件 Termlayer是端口层 它表示的是元器件的端口 一定要是可以连接的层次 具体的端口定 义因元器件而异 Model指的是元器件的类型 与端口要对应 例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管 接着很重要的一步是器件尺寸测量 使用measureParameter语句 例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度 注意后面的.5必须加上 否则测出的将是两倍的沟道宽度 下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中 以便在做 LVS时 可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来 通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍 读者可以参看附录中完整的例子 以加深对它的 理解§3接下来 就是LVS检查了3LVS文件的介绍LVS文件在diva中 由于版图提取在extract中就已经完成第 13 页 共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单 只需进行网表比较 参数比较 以及把一些 并联或串联 的元器件归并等即可 所以这一部分文件不会因为工艺层次不同而有很大不同 可以根据范 本做少许改动 以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子 读者可以参考附录§3一 DRC 的说明4Diva 的用法编 辑 好 的 验 证 文 件 都 存 在 ..\export\home\wmy\myLib\ 下 文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了 下面 将以一个非门为例子来进行说明 在编辑版图文件的同时就可以进行DRC检查 在virtuoso版图编辑环境中 单击Verify 菜单 上面提到的DIVA工具都集成在这个菜单下 先介绍设计规则检查DRC 单击第一个子 菜单DRC就会弹出DRC的对话框 如下图 3-4-1 DRC 菜单窗口第 14 页 共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形 对子版图块不检查 与电路图中类似 最上层电路 由模块组成 而模块由小电路构成 有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化 检查电路中每个单元块内部是 否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化 来检查电路中每 个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来 改变的版图 by area 是指在指定区域进行 DRC 检查 一般版图较大时 可以分块检查 如果选择这种方式后 Coordinate 这个输入框就变为可输入 可以在这个框内输入坐标 用矩形的左下角和右上角的坐标来表示 格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形 这个输入框也会出现相应 的坐标 如果不出现可以多选几次 Switch Names 在DRC文件中 我们设置的switch在这里都会出现 这个选项可以方便我们对版图文件进行 分类检查 这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的 可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称 默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行 对于我们来说 是在本机运行的 选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字 在填好规则文件的库和文件名后 根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行 这时可以在CIW窗口看到运行的信息 同时在版图上也会出现发 亮的区域 如果有错误 错误在版图文件中可以看到 另外也可以选择Verify-Markers-Find菜单来帮助找错 单 击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 这个窗口较简 单 大家看一下 再试几次就可以了 同样 可以选择Verify-Markers-Explain来看错误的原因提示 选中该菜单后 用鼠标 在版图上出错了的地方单击就可以了 也可以选择Verify-Markers-Delete把这些错误提示删 除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页 共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取 还要给版图文件标上端口 这是LVS的一个比较的开始点 在LSW 窗口中 选中 metal1 pn 层 然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口 如下图 3-2-3 创建版图端口窗口 填上端口的名称 Terminal Names 和Schematic中的名字一样 模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等 至于Create Label属于可选择项 选上后 端口 的名称可以在版图中显示 填好可以直接在版图中画上端口 往往有好几个端口 可以都画好在单击Hide 这 些端口仅表示连接关系 并不生成加工用的掩模板 只要求与实际版图上铝线接触即可 也没有规则可言第 16 页 共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后 就可以提取了 在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件 填好提取文件库和文件名后 单击OK就可以了 然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件 可以用打开版图文件同样的方式打开 它 图3-2-5就是提取出来的版图 可以看到提取出来的器件和端口 要看连接关系的话 可以选择Verify-probe菜单 在弹出窗口中选择查看连接关系 版图的准备工作基本上就完成了 接下来是线路图的准备工作 线路图的准备工作相第 17 页 共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单 有几个要注意的地方 首先 在库的选用上 要用Sample库中的元件 其次 线 路图的端口名称要与版图中的端口名称一致 最后 在线路编辑完成后要进行检查 可以直 接单击左边第一个快捷键 也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单 填好规则文件的库和文件名 要进行LVS的两个网表 其实 在LVS中比较的是两个网表 一个是schematic中 另一个是extracted 所以两个schematic文 件也可以比较 只是一般没这个必要 设置完以后单击RUN 片刻后就回弹出一个窗口表 示LVS完成或者失败 失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后 可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果 当然 LVS完成并不是说LVS通过了 可能会有很多地方不匹配 这时要查看错误可以 在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页 共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路 成为潮流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现 在强大的综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬 件工程师应该学习掌握它 在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名 在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面 图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的 文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进 行后续工作了§4一2Verilog 的模拟仿真命令的选择 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍 如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页 共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中 简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性 先进行语法的检查 选择参数- c 键入 如下命令 verilog –c *.v↙ 根据 Cadence 的报告 查找错误信息的性质和位置 然后进入文本编辑器进 行修改 再编译 这是个反复的过程 直到没有语法错误为止 (2)-s 进入交互式的环境 人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式 图形界面友好和 windows 使用很 象 很好掌握 一般都使用图形方式 &”符号是后台操作的意思 不影响 前台工作 如此时你可以在命令行输入其它的命令 其它的命令参数选择比较复杂 这里就不介绍了 故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附 命令行输入 !!↙ 是执行上一条命令 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令 上述附注对命令输入速度提高有所帮助 二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境 主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页 共 20 页。
Cadence TOOL入门
CADENCE工具VIRTUSO/DRACULA入門介紹........................................................................- 2 -1．使用V IRTUSO/D IV A/D RACULA之前的準備 (2)1.1．找一台裝有IC工具的伺服器..........................................................................................- 2 -1.2．連接到這台電腦上............................................................................................................- 2 -2．IC工具的軟體環境配置.. (3)2.1．創建IC工具的啟動目錄，即工作目錄。
......................................................................- 3 -2.2．將配置檔拷貝到IC工具的啟動目錄..............................................................................- 3 -2.3．將工藝檔和顯示檔拷貝至工作目錄................................................................................- 3 -2.4．啟動IC工具,命令為icfb&...............................................................................................- 3 -3．IC工具的使用 (4)3.1．新建一個設計庫................................................................................................................- 4 -3.2．Compile一個工藝檔.........................................................................................................- 4 -3.3．創建新設計........................................................................................................................- 5 -3.4．編輯電路圖........................................................................................................................- 5 -3.5．編輯版圖............................................................................................................................- 6 -3.6．根據習慣改變版圖層次的顯示特性................................................................................- 7 -3.7．完成版圖編輯之後保存,退出...........................................................................................- 8 -4．版圖的DRC檢查. (8)4.1．基於Diva的方式(不推薦)................................................................................................- 8 -4.2．基於Dracula的方式(推薦).............................................................................................- 8 -5．LVS. (10)5.1．準備版圖的GDS檔........................................................................................................- 10 -5.2．準備電路網表..................................................................................................................- 10 -5.3．用LOGLVS轉換電路網表成LVS要求格式.................................................................- 11 -5.4．修改lvs的命令文件........................................................................................................- 12 -5.5．運行PDRACULA來生成lvs任務的可執行檔.............................................................- 12 -5.6．在控制臺下，運行文件................................................................................- 12 -5.7．查看錯誤..........................................................................................................................- 12 -5.8．修正版圖或網表錯誤......................................................................................................- 13 -6．一些小經驗 (13)7．附件清單 (14)Cadence工具Virtuso/Dracula入門介紹Cadence 是一套功能強大的EDA軟體，包含有諸如IC、SE等常用晶片設計工具。
cadence入门指导
Cadence基本操作--Carfic文介绍C adence软件的入门学习，原理图的创建过程，本教程适合与初学着，讲得尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程以最简单的共源放大器为例。
打开终端，进入文件夹目录，输入icfb &或者virtuoso&启动软件。
1.原理图绘制1.点击Tools的Library Manager，如图1图12.下一步，建立新的库File-New-Library，在name处取新库的名字（图2），并关联相应的工艺库，这次关联的工艺库是tsmc18rf（见图3，4）。
图2图3 图43.接下来在，新建库（CS）下面建立原理图，在manager中点击新建的库，再点击File-New-Cell View，并取名字，此处仍取名cs（图5）。
出现原理图（图6）图5 图6接下来可以进行原理图绘制，首先介绍几个快捷键：F：调节界面至最全最合适模式M：移动器件I：加入器件Q：调整器件参数W：连线C：复制器件R：旋转器件，在移动，复制和加器件的时候可以使用X：保存电路并且检查是否有error和warningL：给线标注名字，名字相同即相连，尽量不要取关键字的名字，如vdd！，gnd！等P：加pin脚，在做symbol的时候使用，pin的名字和线的名字一样的时候，默认相连接。
E：进入symbol下一层电路shift+M：移动器件不会影响线shift+W：粗线shift+R：镜像器件ctrl + E：返回上一层电路图4.第一步，先按I（图7），再选择tsmc18rf库，在cell找nmos2v（在此工艺下的器件名，有些工艺是nch），并在view选择symbol，即可添加（图8）。
图7图8同样，可以加入此工艺库下的pmos，电阻和电容等，在简单仿真的时候，除晶体管外的元件（电压源，电流源）可以使用虚拟模拟元件，都在在analogLib下面。
以添加DC电压源步骤为例，按I，再选择analogLib库，在cell中找到vdc，并在view选择symbol（图9）。
【简单易懂,图文并茂】教你如何上手Cadence
Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。
Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。
但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。
本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。
一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。
⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。
点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。
在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。
Cadence IC版图工具Virtuso的使用简介
建立一个库（续）
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字（如：lib_1），在右侧选 compile a new techfile. （如图） 点击OK，填入工艺文件的路径和名称。
DRC检查（续）
DRC检查（续）
• 在CIW窗口中查找错误
• 回到layout中改正错误，并重新做DRC。反复修改，直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS＝layout versus schematic • 步骤：
建立一个库（续）
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view，取一个cell name：INV。 在该窗口中点击tool选择Virtuoso。 OK！这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则（续）
Island and Poly
Island and Poly（续）
Poly
PLUS
PLUS（续）
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者：卢俊 2006－7－5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍
Cadence中文简明手册
CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)1、使用V IRTUSO/D IV A/D RACULA之前的准备 (2)1．1、要找一台装有工具IC的计算机 (2)1．2、要能连接到该计算机上 (2)2、工具IC的软件环境配置 (3)2．1、创建工具IC的启动目录，即工作目录。
(3)2．3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)2．4、在工作目录下创建工艺库文件 (3)2．5、启动工具IC,命令为icfb& (3)2．6、配置工艺库路径 (4)2．7、添加工艺提供的一些辅助库............................................................ 错误！未定义书签。
2．8、添加Multipart Path ........................................................................... 错误！未定义书签。
2．9、安装PCELL ....................................................................................... 错误！未定义书签。
3、开始一个新的设计---编辑电路图与版图 (5)3．1、新建一个设计库 (5)3．2、Attach库 (6)3．3、创建新设计 (6)3．4、编辑电路图 (7)3．5 编辑版图 (8)3．6 可以根据习惯改变版图的层次显示特性 (9)3．7、完成版图编辑之后先保存再退出 (10)4版图的DRC检查 (10)4．1、基于Diva的方式 (10)4．2、基于Dracula的方式 (10)5、LVS (12)5．1、准备版图的GDS文件 (12)5．2、准备电路网表 (12)5．3、用LOGLVS转换电路网表成LVS要求格式 (14)5．4、修改lvs的命令文件 (14)5．6、运行dracula来生成lvs任务的可执行文件 (14)5．7、在控制台下，运行文件 (14)5．8、查看错误 (14)5．9、修改 (15)6、PAD相关 (15)6．1、准备pad库 (15)6．2、导入pad版图的GDS文件 (15)6．3、更新gds和cdl (16)6．4、修改cdl (16)7、一些小经验 (17)8、附件清单 (18)9、后记 (18)Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册（以上华0.6um DPDM工艺设计库为例）Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。
Cadence VirtusoDracula入门手册
这样，在原理图和版图界面中就可以使用快捷键了
3.在工 Path Editor中指定工艺库路径。该步的操作结果将保存到工作目录下的cds.lib文件中。
『注意1』：所有的库或其他任何一个设计目录要被下面即将启动的CIW所使用，都必须于使用前在工作目录下的cds.lib文件作定义，指明其引用名称（在cadence环境中的标识名）及绝对路径。
[例]在服务器iclinux命令行窗口下输入instdir可得到：/usr/cadence/ic5033/tools.lnx86/dfII，则工具IC的安装目录为/usr/cadence/ic5033/,需要在工作目录下的cds.lib文件中添加的内容为”INCLUDE/usr/cadence/ic5033/share/cdssetup/cds.lib”
采用Virtuso/Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。
缩写术语：
ERC: Electrical Rule Check
DRC: Design Rule Check
（以上华0.6um DPDM工艺设计库为例）
Cadence是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。
cadence快速入门(物联网其实很简单-cadence简单使用过程)
cadence快速入门（物联网其实很简单-cadence简单使用过程）大家好我是will，这篇我会向大家介绍一下cadence的使用过程，我会和大家一起绘制一块常用的简单的串口工具来帮助大家来快速掌握。
我会把这个当作一个小项目来讲解，会分为多个部分，这是第一部分，简单介绍一下会涉及的软件。
Cadence是一款功能强大的EDA软件，主要用于电路涉及、绘制PCB 版图、仿真等使用。
国内使用较多的EDA软件有三款Altium Designer、PADS、Cadence。
其中AD使用量最大，原因是我们上大学学习的Protel 99se有关，AD为99se的升级版。
PADS在南方用的比较多，主要原因是智能手机大多数的解决方案都会提供PADS版本的原理图与核心布线。
但是我更喜欢Cadence原因是它更符合模块的思路，找功能非常方便，而且功能异常强大，方便，实乃利器啊！阿里狗破戒大师首页安装Cadence安装完成后我们会发现有很多软件图标，但是我们就用下面两个OrCAD Capture咱们用来绘制原理图和元件库的工具。
点击PCB Editor图标会让咱们选择Allegro产品版本，咱们选择Alloegro PCB Designer即可。
Allegro主要主要用于绘制PCB，功能非常强大方便。
最后生成光绘文件(PCB生产文件)提交给板厂生产。
ps：这里说明一下很多用AD的同学经常会提交源文件给板厂生产，will认为这样非常不规范，经常会因为板厂软件版本问题造成生产的差异，所以在这里建议发板尽量使用光绘文件进行。
以上Cadence就简单说完了，通过使用OrCAD和Allegro我们就可以完成原理图和PCB的绘制，接下来我再向大家介绍一款非常牛的软件CAM350，这是一款光绘软件，我经常用来查看光绘文件的可用性。
CAM350所有PCB层级PCB顶层经过CAM350检查完光绘文件的可用性后，就可以找板厂制板了。
我这里使用的是深圳嘉立创进行制板，在打样和小批量制板他家可以称为国内的老大。
Virtuoso软件的使用技巧
常用的快捷键
• • • • • • • • • • r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label • • • • • • • • • x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z ：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块
./name of rules
主要内容
• • • • • • • 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
Calibre →Run PEX
调用生成的模块
常用的快捷键
i (instance)：插入元件 f (full screen)：全屏幕 w (wire) ：连线 p (pin):加管脚 q (quality):编辑属性 e：进入下一层模块 ctrl+e：返回上一层模块 [ : 缩小两倍 ] :放大两倍
主要内容
• • • • • • • 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
必须确保绘制版图需要的工艺文件与 版图所在的库是在同一个目录下的
Options→Display →Minor spacing
LSW
• AV (all visible) ；NV (non visible) ； • AS (all selectable) ；NS (non selectable) 。
Cadence入门使用说明
• 1.确认服务器打开，将IP地址更改为 192.123.123.150，进入Xbrowser浏览器 • 2.单击CAD1500,输入用户名和密码，进入 Solaris系统
• 3打开终端，进入文件夹目录，输入icfb&启 动软件，主要中间有个空格。
启动后出现如下界面
· 4点击Tools-Library Manager进入Library Manager界面
上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文 件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管 是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型， 有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系， 即，Library里面有多个Cell，一个Cell里面有多个View。
• 5建立新的Library
• 6文件夹建好了后，我们要建立原理图
注意ViewName是填的schematic，Tool用的是这个。点 击OK之后发现Library Manager里面有如下变化：
• 7双击View中的schematic打开schematic editing窗口进行版图绘制
• Cadence绘制版图常用的快捷键 R 矩形 C 复制 Q 显示属性 DEL 删除 shift+O 旋转 shift+M 粘合 C+F3 镜像
cadence入门指导
Cadence基本操作--Carfic文介绍C adence软件的入门学习，原理图的创建过程，本教程适合与初学着，讲得尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程以最简单的共源放大器为例。
打开终端，进入文件夹目录，输入icfb &或者virtuoso&启动软件。
1.原理图绘制1.点击Tools的Library Manager，如图1图12.下一步，建立新的库File-New-Library，在name处取新库的名字（图2），并关联相应的工艺库，这次关联的工艺库是tsmc18rf（见图3，4）。
图2图3 图43.接下来在，新建库（CS）下面建立原理图，在manager中点击新建的库，再点击File-New-Cell View，并取名字，此处仍取名cs（图5）。
出现原理图（图6）图5 图6接下来可以进行原理图绘制，首先介绍几个快捷键：F：调节界面至最全最合适模式M：移动器件I：加入器件Q：调整器件参数W：连线C：复制器件R：旋转器件，在移动，复制和加器件的时候可以使用X：保存电路并且检查是否有error和warningL：给线标注名字，名字相同即相连，尽量不要取关键字的名字，如vdd！，gnd！等P：加pin脚，在做symbol的时候使用，pin的名字和线的名字一样的时候，默认相连接。
E：进入symbol下一层电路shift+M：移动器件不会影响线shift+W：粗线shift+R：镜像器件ctrl + E：返回上一层电路图4.第一步，先按I（图7），再选择tsmc18rf库，在cell找nmos2v（在此工艺下的器件名，有些工艺是nch），并在view选择symbol，即可添加（图8）。
图7图8同样，可以加入此工艺库下的pmos，电阻和电容等，在简单仿真的时候，除晶体管外的元件（电压源，电流源）可以使用虚拟模拟元件，都在在analogLib下面。
以添加DC电压源步骤为例，按I，再选择analogLib库，在cell中找到vdc，并在view选择symbol（图9）。
Virtuoso cadence 教程轻松学
IC设计基础
CADENCE
• 典型的实际分层次设计流程：
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IC设计基础
CADENCE
• 分层次设计流程主要适用于数字系统设 计，模拟IC设计基本上是手工设计。
• 即便是数字IC设计，也需要较多的人工 干预。
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IC设计基础
CADENCE
• IC设计方法
（1）全定制设计 （2）半定制设计
通道门阵列法 门海法
• 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
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EDA概述
CADENCE
• 硬核IP（Hard IP）是经过布局、布线并针对某 一特定工艺库优化过的网表或物理级版图，通 常是GDSⅡ-Stream的文件形式。
• 优点：在功耗、尺寸方面都作了充分的优化， 有很好的预知性。
2
IC设计基础
CADENCE
• 集成电路制造过程示意图：
3
IC设计基础
CADENCE
• 集成电路设计域主要包括三个方面： 行为设计（集成电路的功能设计） 结构设计（逻辑和电路设计） 物理设计（光刻掩模版的几何特性和物 理特性的具体实现）
4
IC设计基础
CADENCE
• 集成电路设计层次主要包括五个层次：
• IP分三类： 软核IP 固核IP 硬核IP
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EDA概述
CADENCE
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路 和电路元件实现这些描述。
• 优点：设计周期短，设计投入少，不涉及物理实现， 为后续设计留有很大发挥空间，增大了IP的灵活性和 适应性。
Cadence 使用参考手册
Cadence 使用参考手册邓海飞微电子学研究所设计室2000年7月目录概述 (1)1.1 Cadence概述 (1)1.2 ASIC设计流程 (1)第一章Cadence 使用基础 (5)2.1 Cadence 软件的环境设置 (5)2.2 Cadence软件的启动方法 (10)2.3库文件的管理 (12)2.4文件格式的转化 (14)2.5 怎样使用在线帮助 (14)2.6 本手册的组成 (15)第二章Verilog-XL 的介绍 (16)3. 1 环境设置 (16)3.2 Verilog-XL的启动 (16)3.3 Verilog－XL的界面 (18)3.4 Verilog-XL的使用示例 (19)3.5 Verilog-XL的有关帮助文件 (20)第四章电路图设计及电路模拟 (22)4.1 电路图设计工具Composer (22)4.1.1 设置 (22)4.1.2 启动 (23)4.1.3 用户界面及使用方法 (23)4.1.4 使用示例 (25)4.1.5 相关在线帮助文档 (25)4.2 电路模拟工具Analog Artist (25)4.2.1 设置 (25)4.2.2 启动 (26)4.2.3 用户界面及使用方法 (26)4.2.5 相关在线帮助文档 (26)第五章自动布局布线 (28)5.1 Cadence中的自动布局布线流程 (28)5.2 用AutoAbgen进行自动布局布线库设计 (29)第六章版图设计及其验证 (31)6.1 版图设计大师Virtuoso Layout Editor (31)6.1.1 设置 (31)6.1.2 启动 (31)6.1.3 用户界面及使用方法 (31)6.1.4 使用示例 (32)6.1.5 相关在线帮助文档 (32)6.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍 (32)6.2.2 相关在线帮助文档 (33)第七章skill语言程序设计.................... 错误!未定义书签。
第09章3 DRC_LVS_dracula
第八章DRC and LVS在前面的章节中已经学习了如何从网表(netlist)文件产生版图(layout)，以及时序分析等等，在正式流片之前我们还必须作一些其他的工作，例如Design Rule Checking(DRC) 和Logic Versus Schematic(LVS)。
其中，DRC是验证设计的几何规则的，它保证版图符合流片厂家的要求，可以保证版图在工艺线上确实可以做出来。
事实上，如果不作这一步验证的话，就有可能发生线条在光刻过程中被刻断等情况，从而导致流片失败。
而LVS是把得到的版图和电路原理图进行比较，看它们在是否一致。
能做以上验证的EDA软件主要有mentor的calibre、Cadence的diva和dracula。
这里只介绍dracula的使用方法。
DRCDRC要验证的对象是版图，我们的版图一般是通过两种方法得到的。
一种是用virtuoso 等版图编辑工具手工绘制。
这在模拟设计中较为普遍。
另一种是用Cadence的SE等自动布局布线工具（APR）由网表文件自动产生。
数字设计中由于电路规模较大且较容易实现计算机辅助设计，所以，版图多为APR产生。
版图文件是可以直接交给半导体加工工厂生产的。
但是，在交付厂商之前必须做DRC 验证。
因为，为了保证版图能正确制出，流片厂家会根据工艺定义很多的设计规则，只有版图满足厂家的所有的设计规则，才可能被正确的制出。
一般说来，设计规则有很多，例如最小间距、最小孔径等。
不符合厂家提出的设计规则要求的版图在工艺线上是不可能被正确生产出来的。
以非门为例，我们制定了以下的规则：n阱(nwell)：n阱的最小宽度 4.8u阱与阱之间的最小间距 1.8undiff 到nwell的最小间距0.6updiff 到nwell的最小间距 1.8upmos器件必须在nwell内有源区 (active)有源区的最小宽度 1.2u有源区之间的最小间距 1.2u多晶硅 (poly)多晶硅的最小宽度0.6u多晶硅之间的最小宽度0.6u多晶硅与有源区的最小间距0.6u多晶硅栅在场区上的最小露头0.6u源、漏与栅的最小间距0.6u引线孔（contact）引线孔的最小宽度0.6u引线孔之间的最小间距0.9u多晶硅覆盖引线孔的最小间距0.3umetal1覆盖引线孔的最小间距0.3u金属1 (metal1)metal1的最小宽度 1.2umetal1之间的最小间距0.9u金属2（metal2）metal2的最小宽度 1.2umetal2之间的最小间距 1.2umetal2的最小凹槽深度 1.2u通孔（via）via的最小宽度0.6uvia之间的最小间距0.9uvia与contact 之间的最小间距 0.6umetal1 overlap(覆盖) via 的最小间距0.3umetal2 overlap via 的最小间距0.3uvia 与 poly的最小间距 0.3u先看一下Dracula的工作流程图。
cadence工具介绍
标签：cadence工具介绍主要是cadence的常用工具：（一）System&LogicDesign&Verification1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大（二）Synthesis&Place&Route1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTLCompliler：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC3、SiliconEnsemble&PKS：硅谷早期做物理设计的工程师，几乎都用它。
是第一个布局布线工具4、FirstEncounter&SoCEncounter：继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic：噪声分析工具，权威6、Fire&Ice：分布参数提取工具，国内很多人用synopsys的StarRC7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s的PowerComplier相同。
8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute：很强大的布线器喔，但是不是一般人能用的到的。
我也是在cadence实习的时候爽过的，比astro快十倍不止。
（三）customICDesign1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker2、diva,dracula,assura：物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus（四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCBAllego最为典型了，很多大公司都用的。
CADENCE工具VIRTUSO-DRACULA入门介绍
CADENCE⼯具VIRTUSO-DRACULA⼊门介绍CADENCE⼯具VIRTUSO/DRACULA⼊门介绍 (2)1．使⽤V IRTUSO/D IV A/D RACULA之前的准备 (2)1.1．找⼀台装有IC⼯具的服务器 (2)1.2．连接到这台计算机上 (2)2．IC⼯具的软件环境配置 (3)2.1．创建IC⼯具的启动⽬录，即⼯作⽬录。
(3)2.2．将配置⽂件拷贝到IC⼯具的启动⽬录 (3)2.3．将⼯艺⽂件和显⽰⽂件拷贝⾄⼯作⽬录 (3)2.4．启动IC⼯具,命令为icfb& (3)3．IC⼯具的使⽤ (4)3.1．新建⼀个设计库 (4)3.2．Compile⼀个⼯艺⽂件 (5)3.3．创建新设计 (5)3.4．编辑电路图 (5)3.5．编辑版图 (6)3.6．根据习惯改变版图层次的显⽰特性 (7)3.7．完成版图编辑之后保存,退出 (8)4．版图的DRC检查 (8)4.1．基于Diva的⽅式(不推荐) (8)4.2．基于Dracula的⽅式(推荐) (8)5．LVS (10)5.1．准备版图的GDS⽂件 (10)5.2．准备电路⽹表 (10)5.3．⽤LOGLVS转换电路⽹表成LVS要求格式 (11)5.4．修改lvs的命令⽂件 (12)5.5．运⾏PDRACULA来⽣成lvs任务的可执⾏⽂件 (12)5.6．在控制台下，运⾏/doc/15d3d1232f60ddccda38a086.html ⽂件 (12)5.7．查看错误 (12)5.8．修正版图或⽹表错误 (13)6．⼀些⼩经验 (13)7．附件清单 (14)Cadence⼯具Virtuso/Dracula⼊门介绍（以上华0.6um DPDM⼯艺设计库为例）Cadence 是⼀套功能强⼤的EDA软件，包含有诸如IC、SE等常⽤芯⽚设计⼯具。
其中IC是针对全定制芯⽚设计应⽤的，IC本⾝仍是⼀套⼯具集。
本⼿册主要讨论其中的全定制版图设计⼯具Virtuso和验证⼯具Diva/Dracula之使⽤⽅法。
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CADENCE工具VIRTUSO/DRACULA入门介绍 (2)1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2)1.1．找一台装有IC工具的服务器 (2)1.2．连接到这台计算机上 (2)2．IC工具的软件环境配置 (3)2.1．创建IC工具的启动目录，即工作目录。
(3)2.2．将配置文件拷贝到IC工具的启动目录 (3)2.3．将工艺文件和显示文件拷贝至工作目录 (3)2.4．启动IC工具,命令为icfb& (3)3．IC工具的使用 (4)3.1．新建一个设计库 (4)3.2．Compile一个工艺文件 (5)3.3．创建新设计 (5)3.4．编辑电路图 (5)3.5．编辑版图 (6)3.6．根据习惯改变版图层次的显示特性 (7)3.7．完成版图编辑之后保存,退出 (8)4．版图的DRC检查 (8)4.1．基于Diva的方式(不推荐) (8)4.2．基于Dracula的方式(推荐) (8)5．LVS (10)5.1．准备版图的GDS文件 (10)5.2．准备电路网表 (10)5.3．用LOGLVS转换电路网表成LVS要求格式 (11)5.4．修改lvs的命令文件 (12)5.5．运行PDRACULA来生成lvs任务的可执行文件 (12)5.6．在控制台下，运行文件 (12)5.7．查看错误 (12)5.8．修正版图或网表错误 (13)6．一些小经验 (13)7．附件清单 (14)Cadence工具Virtuso/Dracula入门介绍（以上华0.6um DPDM工艺设计库为例）Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。
其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。
本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。
其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。
采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。
缩写术语：ERC: Electrical Rule CheckDRC: Design Rule CheckLVS: Layout Versus SchematicLPE: Layout Parameter ExtractionPRE: Parasitic Resistor Extraction1．使用Virtuso/Diva/Dracula之前的准备1.1．找一台装有IC工具的服务器Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。
[例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula.1.2．连接到这台计算机上除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。
[例]以登录服务器IC来说明远程登录方法：a．向管理员申请用户（每个人都已经有了一个用户）b．下载远程登录软件Exceed，在本地计算机上安装；安装完毕之后进行远程登录配置：在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。
c．完成登录。
采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。
『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。
2．IC工具的软件环境配置2.1．创建IC工具的启动目录，即工作目录。
[例]：mkdir project↙『注意』建了此目录之后，此后尽量在此目录下启动IC工具。
2.2．将配置文件拷贝到IC工具的启动目录将IC工具自带的.cdsinit文件拷贝过来1．在命令行窗口中执行命令instdir↙得到IC的安装目录:/usr /cadence/IC50/tools/dfII2．.cdsinit文件在上面得到目录下的cdsuser目录中，将其copy到刚刚建立的工作目录下cd /usr/cadence/IC50/tools/dfII↙cp ./cdsuser/.cdsinit ~/project↙这样，在原理图和版图界面中就可以使用快捷键了3.在工作目录中定义工艺库文件cds.lib在Library Path Editor中指定工艺库路径。
该步的操作结果将保存到工作目录下的cds.lib文件中。
『注意1』：所有的库或其他任何一个设计目录要被下面即将启动的CIW所使用，都必须于使用前在工作目录下的cds.lib文件作定义，指明其引用名称（在cadence环境中的标识名）及绝对路径。
『注意2』为了能使用Cadence自带的一些库（如画电路图时的Basic symbols），需要添加一些IC自带的常用库。
一种方法是在cds.lib文件的开头部分添加“INCLUDE <IC的安装目录>/share/cdssetup/cds.lib”. 在命令行中输入instdir可查看工具IC的可执行程序所在目录。
[例]在服务器iclinux命令行窗口下输入instdir可得到：/usr/cadence/ic5033/tools.lnx86/dfII，则工具IC的安装目录为/usr/cadence/ic5033/,需要在工作目录下的cds.lib文件中添加的内容为”INCLUDE /usr/cadence/ic5033/share/cdssetup/cds.lib”另一种方法是直接将通过上述方法找到的cds.lib拷贝到工作目录。
2.3．将工艺文件和显示文件拷贝至工作目录工艺文件：techfile.tf显示文件：display.drf用自己的用户名和密码通过FTP上传到目录： ~/project 中2.4．启动IC工具,命令为icfb&[例]：cd ~/project/icfb &↙出现CIW窗口,如图1所示。
以后大部分操作都是从这个窗口开始的。
图1 CIW窗口3．IC工具的使用3.1．新建一个设计库在CIW 窗口，点击File → New → Library 弹出 New Library 窗口. 在 Name 输入框中输入设计库名字，在右边 Technology File 处选择 Attach to an existing techfile。
点击 OK。
一般每个芯片设计都采用一个对应的设计库。
然后在这个设计库下面创建各个子模块。
[例]：如图所示，创建clock设计库。
图4 New Library3.2．Compile一个工艺文件在弹出的 Load Technology File 窗口中，填上Technology File的路径名，点击OK。
编译通过之后，会弹出一个对话框，告知编译通过。
[例]：如图5所示。
将新建的设计库clock与工艺库techfile.tf相关联。
图5 Compile工艺文件3.3．创建新设计在CIW 窗口，点击File → New → Cellview, 弹出 Create New File窗口，在 Create New File窗口，将 Library Name 项选择为刚才所创建的库, 在 Cell Name 项输入要创建的Cell 名，在 Tool 项，选择Composer-Schematic 则为编辑电原理图，选择Virtuoso 则为编辑版图；点击 OK[例]：如图5所示。
Library Name 选为clock;Cell Name输入inverter.图6、New Cellview3.4．编辑电路图用3.3的方法为cell创建一个的schematic view。
用Composer-Schematic编辑电路图。
编辑原理图时可使用cadence自带的analogLib库中的model。
『注意』如不能找到analogLib库则根据2.6中『注意2』进行设置。
编辑完之后，选Design->Design and Save，如果有错则改正；没有错误后便可保存电路图，退出编辑。
常使用的快捷键说明：i:添加新元件；q:元器件属性p:添加输入输出pinl:添加wire namew:添加连接线W:添加总线Shift＋x：存盘并进行ERC check[例]如图6所示。
大部分菜单项上都有相应的快捷健定义。
快捷键图6、电路图编辑环境3.5．编辑版图用3.3的方法为一个cell创建一个Layout view。
用Virtuoso编辑版图。
打开Vituoso编辑窗口的同时,会弹出一个细长型的窗口，其名称为LSW,该窗口定义了版图各层的显示特性。
LSW=Layer Select Window画版图的基本操作步骤为：在LSW中选定相应层，然后在版图编辑窗口的Create下选要画的几何形状，再在可编辑区域完成绘图。
而且可以调用前面创建的csmc06库中的pcell。
版图编辑有很多快捷键可用。
它们的定义都可以在相应的菜单项上找到。
[例]如图7所示，编辑inverter的layout view。
图7 LSW 窗口及版图编辑窗口 3.6．根据习惯改变版图层次的显示特性方法为LSW->Edit->Display Resource Editor ；在弹出的窗口中可以重新定义个层次的显示特性（边框线型及颜色、填充类型及颜色等等）；定义之后单击Apply 按钮，LSW 中将发生相应改变。
退出Display Resource Editor 时可以保存到display.drf 中，从而使得这次修改在每次icfb&启动之后都能生效；也可以不保存，再次打开LSW 时将恢复到默认形式。
[例] 如图8所示图8 Display Resource Editor3.7．完成版图编辑之后保存,退出4．版图的DRC检查有两种方式：基于Diva和基于Dracula。
4.1．基于Diva的方式(不推荐)基于Diva的DRC检查，操作比较简单，但效率不高，不推荐使用。
这里只作简单说明。
将DRC命令文件放在工作目录，然后打开需要做DRC的Layout View，在弹出窗口中选Verify->DRC. 在弹出的DRC对话框中单击Set Switches，在Set Switches对话框中选择all，单击OK；在Drc Rules框中填DRC命令文件名，单击DRC对话框中的OK。