基于FPGA的数字频率计的设计和实现
基于FPGA的数字频率计的设计
沈 磊 ， 善 化 （ 徽 理 工 大 学 电气 与信 息 工 程 学 院 ， 徽 淮 南 ２ ２ ０ ） 姚 安 安 ３ ０ １
Ｓ ｅ ｅ， ｏ Ｓｈ ｎ ｈ ａ（ ｅ、 ｉ Ｉ ｎ ｆｒ ｔ ｎＥ ｇｎ ｅ ｉｇＣ ｌ ｇ ， ｈ ｉ ｎｖ ｒｉ ｆ ｈ ｎＬｉ Ｙａ ａ — ｕ Ｅｌ ｔ ｄＩ ｏｍａｉ ｎ ｉｅ ｒ ｏｌ ｅ （ｒ ａ ａ ｎ ｏ ｎ ｅ Ａｎ ｕ ｉ ｓ ｙｏ Ｕ ｅ ｔ
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现场 可 编 程 门 阵
图 １数 字频 率计 的原 理 框 图
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摘 要 ： 硬件描 述语 言 Ｖ Ｄ 对 频率ｔ 用 Ｈ Ｌ ｔ 系统进 行设 计 ， 此程序 在 Ｅ Ａ软件平 台 Ｍ Ｄ ｐｕ Ｉ 上编 译仿 真后 ， 作 ｌｓＩ 制 出其 硬件 电路板 ， 再将 程序 下载 到 Ｆ Ｇ Ｐ Ａ模块 中实现 。 件设 计 中只需一 个下载 芯片 Ｅ ２ ５ 剩余 皆是输 入输 出部 硬 ＰＣ ， 分， 包括 时钟 和数码 管驱动 以及发 光二檄 管 ， 大大 地简化 了电 路结构 的复杂性 。 又提高 了电路 的稳 定性 。
计算机毕业论文_基于FPGA的等精度频率计的设计与实现
目录前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16基于FPGA的等精度频率计的设计与实现摘要：本文详细介绍了一种基于FPGA的高精度频率计。
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计学院：专业：班级：姓名：学号：审阅老师：评分：目录一、课程设计目的 (3)二、设计任务 (3)三、功能要求与技术指标 (3)四、数字频率计工作原理概述 (3)五．数字频率计实现方法 (4)六．结论与误差分析 (11)七．VHDL程序： (12)一、课程设计目的熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。
二、设计任务设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。
三、功能要求与技术指标1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（3）发挥功能可选择实现其中的若干项。
四、数字频率计工作原理概述1.数字频率计简介在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
而数字频率计是采用数字电路制成的实现对周期性变化信号的频率的测量。
2.常用频率测量方法：方案一采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
基于FPGA的数字频率计设计
基于FPGA的数字频率计设计摘要数字频率计是一种常用的电子测量仪器，在工程领域中广泛应用。
与传统的模拟频率计相比，数字频率计具有精度高、响应快、体积小等优点，在现代电子技术领域中广泛应用。
本文将介绍如何使用FPGA设计数字频率计，并通过示例演示FPGA的应用。
介绍数字频率计是一种将输入信号的频率转换成计数信号输出的电子工具，它可以测量频率、周期和时间间隔等参数。
频率计通常采用数字进制计数方式，其测量精度取决于计数器的精度和时钟频率。
在电子电路测试、无线通信、音频、视频等领域中，数字频率计起着至关重要的作用。
FPGA（Field Programmable Gate Array）是一种具有灵活性、可编程性和高速性的逻辑芯片，适用于数字电路的设计和实现。
与ASIC（Application-Specific Integrated Circuit）相比，FPGA具有短设计周期、可重构、低成本等特点。
在数字系统中，FPGA作为计数器的电子部件，使得数字频率计的设计变得更加灵活和简便。
FPGA数字频率计设计系统框图FPGA数字频率计的系统框图如下：FPGA数字频率计系统框图FPGA数字频率计系统框图如图所示，FPGA数字频率计的输入端连接到待测信号，经过放大和滤波处理后送入计数器中进行计数，计数器输出的计数值存储在FPGA的存储器中并进行处理，最终形成数字频率读数并显示在数码管上。
输入端FPGA数字频率计的输入端通常使用低噪声前置放大器和有限带宽滤波器的组合，以保证待测信号的准确度和稳定性。
实际设计中应根据待测信号的具体情况选择合适的放大系数和滤波器参数。
计数器数字频率计的计数器是FPGA实现的核心部件。
计数器根据输入端计数触发信号进行计数，并将计数器输出的计数值存储在FPGA的存储器中。
计数器的计数值越大，频率读数的分辨率就越高。
在FPGA中，计数器可以采用累加计数器或移位寄存器计算，具体实现取决于设计者的需求和性能要求。
基于FPGA的数字频率计的设计与实现
基于 Ｆ Ｇ Ｐ Ａ的数 字频 率计的设计 与实现
张兆莉 。 等
基于 Ｆ Ｇ Ｐ Ａ的数 字频 率计的设计与实现
Ｄｅ ｉｎ ａ ｄ Ｒｅ ｌ ａ ｉｎ ｏ ｇｉ ｌ ｒ ｑ ｅｎ ｙ Ｍ ｅ ｅ ｓ ｄ ｏｎ Ｆ ＧＡ ｓｇ ｎ ａｉ ｔ ｆＤｉ ｔ ｅ ｕ ｃ ｔ ｒＢａ ｅ Ｐ ｚ ｏ ａ Ｆ
文献 标识码 ：Ａ
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(完整版)基于FPGA的等精度频率计的设计与实现毕业设计
第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝ＮＴ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
FPGA频率计实验报告
数字频率计实验报告数字频率计用VHDL语言设计实现基于FPGA的数字频率计学校：学院：姓名：学号：实验室：实验日期：摘要本文介绍了一种基于FPGA的数字频率的实现方法。
该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。
该设计的频率计有三种闸门选择，分别是1s、0.1s、0.01s，能较准确的测量频率在10Hz到10MHz之间的信号。
使用ModelSim仿真软件对各个模块的VHDL程序做了仿真，对各个模块的功能进行了测试，并完成了综合布局布线，最终下载到芯片上取得了良好测试效果。
关键词：VHDL、频率计、 FPGA、测量目录第一章引言 ..................................... 错误！未定义书签。
第二章基于FPGA的VHDL设计流程 . (3)2.1概述 (3)2.2VHDL语言和V ERILOG HDL介绍 (3)2.2.1 VHDL的特点 (4)2.3FPGA介绍 (5)第三章数字频率计的软件开发环境 ................. 错误！未定义书签。
3.1开发环境 (6)3.2M ODEL S IM介绍 (6)3.3ISE介绍 (5)第四章数字频率计的设计与实现 (7)4.1任务要求 (7)4.2测量原理................................... 错误！未定义书签。
4.3设计方案与系统需求 (7)4.4各模块的功能及实现 (9)4.4.1 分频器 (9)4.4.2 闸门选择器 (10)4.4.3 测频控制器............................. 错误！未定义书签。
4.4.4 计数器................................. 错误！未定义书签。
4.4.5 锁存器................................. 错误！未定义书签。
4.4.6 显示控制系统........................... 错误！未定义书签。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
fpga数字频率计的设计
fpga数字频率计的设计
FPGA数字频率计的设计可以分为以下几个步骤：
1. 确定输入信号的采样方式：可以选择通过外部计数器输入信号进行采样，或者通过FPGA内部时钟进行采样。
2. 确定输入信号的采样频率：根据需要测量的信号频率范围，选择合适的采样频率。
采样频率应满足奈奎斯特采样定律，即采样频率应大于信号最高频率的两倍。
3. 设计计数器：根据采样频率和测量时间，设计一个适当的计数器来统计采样信号的周期数。
计数器可以使用FPGA内部的计数器资源，或者使用自定义的计数器逻辑。
4. 实时更新频率显示：通过在FPGA中实现一个时钟模块，将计数器的值转换为频率值，并在数码管或者显示屏上实时显示。
5. 添加其他功能：根据需要，可以添加一些其他功能，比如测量时间的设置、单位的选择、数据存储等。
需要注意的是，设计中需要考虑信号的稳定性和准确性，以及FPGA 资源的限制。
同时，对于高频信号的测量，可能需要进行信号预处理和滤波等操作，以确保测量结果的准确性。
基于FPGA的高精度频率计设计实验报告
基于FPGA的高精度频率计设计实验一．实验目的1.熟悉数字存储示波器基本工作原理。
2.掌握硬件测频和测周的基本原理。
3.掌握在现有综合实践平台上开发DSO硬件频率计模块的方案及流程。
二．实验内容1.结合数据采集、存储和触发模块的FPGA代码，理解DSO的基本工作原理。
2.编写FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。
三．预备知识1.了解综合实践平台硬件结构。
2.熟悉Xilinx ISE Design Suite 13.2开发环境使用方法。
3.熟悉Verilog HDL硬件描述语言的语法及运用。
四．实验设备与工具硬件：测试技术与嵌入式系统综合实践平台，PC机Pentium100 以上，XILINX USB调试下载器。
软件：PC机Win XP操作系统，Xilinx ISE Design Suite 13.2开发环境五．实验步骤1. 打开工程文件SYPT_FPGA.xise2. 打开freq_measure.v和period_measure.v文件，先根据定义好的模块端口输入输出信号，结合测频和测周的原理，在提示添加代码处补充代码：a. 测频模块（freq_measure.v）测频模块的基本功能是测量闸门时间内被测信号的脉冲个数。
实现过程如下：（1）由标准时钟计数产生一个预设闸门信号，然后用被测信号同步预设闸门信号产生实际闸门信号；要求：预设闸门时间可根据用户选择信号（select_parameter）在50ms、100ms、1s、10s 中切换。
具体代码如下图。
（2）标准时钟和被测信号在实际闸门内计数。
标准时钟的计数结果N s放到mea_cnt_fs 中，被测信号的计数结果为N x放到mea_cnt_fx中，输出以上计数结果，并同时输出测频完成标志mea_flag，具体代码如下图。
b. 测周模块（period_measure.v）测周模块的基本功能是把被测信号作为闸门信号，在它的一个周期的时间内，对标准时钟信号计数。
基于FPGA的高精度频率计设计
基于FPGA的高精度频率计设计摘要频率计是一种应用非常广泛的电子仪器，也是电子测量领域中的一项重要内容，而高精度的频率计的应用尤为广泛。
目前宽范围、高精度数字式频率计的设计方法大都采用单片机加高速、专用计数器芯片来实现。
传统的频率测量利用分立器件比较麻烦，精度又比较低，输入信号要求过高，很不利于高性能场合应用。
本论文完成了高精度数字频率计硬件设计和软件设计。
该数字频率计主要包括FPGA和单片机两大部分。
其中FPGA部分又可分为数据测量模块、FPGA和单片机接口模块、FPGA和数码管动态扫描部分。
FPGA部分采用verilog语言编写了电路的各模块电路，选用了当前比较流行的EDA开发软件Quartus II作为开发平台，所有模块程序均通过了编译和功能仿真验证。
对测频系统的设计流程、模型的建立和仿真做出了具体详细的研究，验证了该系统的正确性。
单片机部分采用C51编写了控制软件。
本设计中以FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。
关键词：频率计，单片机，FPGA，电子设计自动化Design of High-accuracy Digital Frequency MeterBased on FPGAABSTRACTFrequency meter is a kind of electronic instrument applied widely. A kind of high-accuracy digital frequency meter is designed based on FPGA in this paper.At present extends the scope,the high accuracy digital frequency meter's design method to use the monolithic integrated circuit to add, the special-purpose counter chip mostly to realize high speed.The design of system hardware and system software is accomplished in the paper. System consists of FGPA and MCU. The circuit based on FPGA includes following some parts: data acquisition module, interface between FPGA and MCU, module scanning number tube. Every circuit module is realized by verilog.The platform of development is Quartus II and all modules procedure is demonstrated by compiling and simulation. Detailed research of design flow, model establishment and system simulation is done. The correctness of the system is demonstrated. The software based on MCU is programmed by C51.In this design takes the systems control by the FPGA component the core, its nimble scene alterability, may dispose ability again, is convenient to system's each kind of improvement, in does not change in hardware circuit's foundation also to be possible to further enhance system's performance.The system has the advantage of high-accuracy and convenience. It’s practicability of frequency meter is well.KEY WORDS: Frequency meter, MCU, FPGA, electronic design automation目录摘要........................................................................................................................................ I ABSTRACT .............................................................................................................................. I I 第1章绪论 (1)1.1研究背景及意义 (1)1.2国内外研究现状 (1)1.2.1 频率计的测量方法 (1)1.3EDA技术简介 (3)1.4本论文内容及安排 (4)第2章频率测量方法与原理 (6)2.1直接测频法 (6)2.2利用电路的频率特性进行测量 (7)2.2.1 电桥法测频 (8)2.2.2 谐振法测频 (8)2.2.3 频率—电压转换法测频 (8)2.3等精度测量法 (8)2.4本章小结 (10)第3章系统总体设计方案 (11)3.1频率计系统设计任务与分析 (11)3.1.1 频率计系统设计任务要求 (11)3.1.2 频率计系统设计任务分析 (11)3.2系统总体设计方案 (11)3.3FPGA内部功能模块设计 (12)3.4本章小结 (14)第4章系统的硬件电路设计 (15)4.1FPGA部分的硬件设计 (15)4.1.1 FPGA简介 (15)4.1.2 FPGA芯片的选型 (15)4.2单片机部分的硬件电路设计 (17)4.2.1 单片机的选型原则 (17)4.2.2 单片机控制电路的设计 (18)4.3外围电路设计 (19)4.3.1 键盘接口电路 (19)4.3.2 显示电路 (19)4.3.3 电源电路 (20)4.3.4 信号放大整形电路 (20)4.3.4 其它电路 (21)4.4本章小结 (22)第5章系统的软件设计 (23)5.1VERILOG HDL语言简介 (23)5.2QUARTUS II软件简介 (24)5.3基于EDA技术的设计方法 (25)5.3.1 自底向上的设计方法 (25)5.3.2 自顶向下的设计方法 (26)5.4FPGA内部功能模块设计 (26)5.4.1 D触发器模块 (27)5.4.2 32位高速计数器模块 (28)5.4.3 二选一选择器模块 (29)5.4.4 并—串转换接口模块 (31)5.4.5 串—并转换接口模块 (31)5.4.6 二进制数到8421BCD码转换模块 (32)5.4.7 LED动态扫描显示控制模块 (33)5.5单片机部分的软件设计 (35)5.6本章小结 (36)第6章结论 (37)致谢 (39)参考文献 (40)附录I 顶层原理图 (42)附录II VERILOG程序源代码 (43)基于FPGA的高精度频率计设计 1第1章绪论1.1 研究背景及意义在电子测量技术领域内，频率是一个最基本的参数。
基于fpga的数字频率计设计
基于FPGA的数字频率计设计随着科学技术的不断进步，数字电子技术在各个领域都得到了广泛的应用。
其中，FPGA（现场可编程门阵列）作为一种灵活、可编程、可重构的数字电路设备，具有较高的性能和灵活性，被广泛应用于数字信号处理、通信、图像处理等各个领域。
本篇文章将介绍基于FPGA的数字频率计设计。
一、概述数字频率计是一种用于测量信号频率的设备，可以方便快速地获取信号的频率信息。
传统的数字频率计通常采用微处理器或专用集成电路来实现，但是这些方案在某些应用场景下存在着局限性。
使用FPGA来设计数字频率计，既可以充分利用FPGA的灵活性和并行性，又可以实现高性能和低功耗的设计。
二、基于FPGA的数字频率计设计原理基于FPGA的数字频率计主要通过计数器和时钟信号来实现。
其设计原理可以分为以下几个步骤：1. 时钟信号同步：通过FPGA内部的PLL（锁相环）模块，可以实现时钟信号的同步和稳定。
2. 信号输入：将待测信号输入FPGA，可以通过外部接口或模拟输入模块实现。
3. 计数器设计：利用FPGA内部的计数器模块，对输入信号进行计数，从而获取信号的频率信息。
4. 频率计算：根据计数器的计数值和时钟信号的周期，可以计算出输入信号的频率信息。
三、基于FPGA的数字频率计设计实现基于上述原理，可以利用FPGA内部的逻辑资源，设计出一个高性能的数字频率计。
具体实现步骤如下：1. 确定输入信号的接口：选择适合的输入接口，可以是数字信号接口、模拟信号接口或者通用IO口。
2. 设计计数器模块：根据待测信号的频率范围和精度要求，设计合适的计数器模块，可以结合FPGA的时钟管理模块实现高精度计数。
3. 编写频率计算算法：根据计数器得到的计数值和时钟信号的周期，设计频率计算算法，可以采用移位运算、累加运算等实现高效的频率计算。
4. 实现显示与输出：设计合适的显示模块和输出接口，将测得的频率信息在显示屏或者外部设备上进行输出。
四、基于FPGA的数字频率计设计应用基于FPGA的数字频率计设计可以广泛应用于各种领域，如通信、测控、仪器仪表等。
基于fpga的数字频率计的设计
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基于FPGA的数字频率计的设计
基于FPGA的数字频率计的设计摘要：数字频率计（FREQ）是一种用于计算信号频率的设备。
本文提出了一种基于FPGA的数字频率计的设计方案，使用Verilog HDL实现了数字频率计，可以实现输入信号频率的测量和显示。
该数字频率计的设计具有快速响应、低延迟、高精度的特点，并且适用于各种频率范围的输入信号。
关键词：数字频率计；FPGA；Verilog HDL；测量；显示；精度1. 简介数字频率计是一种用于测量信号频率的设备，广泛应用于电子、通信、计算机等领域。
传统的频率计一般采用模拟电路实现，但其精度和速度有限，且易受到噪声和温度等因素的影响，难以应用于高精度和高速测量。
随着FPGA技术的不断发展，基于FPGA的数字频率计逐渐成为一种新的解决方案。
2. 设计方案本文提出了一种基于FPGA的数字频率计的设计方案，使用Verilog HDL实现了数字频率计，可以实现输入信号频率的测量和显示。
数字频率计的核心是计数器，通过计数器来测量输入信号的周期，并计算出信号的频率。
本设计方案采用了高速计数器的设计思路，具体步骤如下：(1) 输入信号经过芯片引脚电路，进入FPGA芯片。
(2) FPGA内置的输入输出模块将输入信号进行采样和滤波处理，得到纯净的数字信号。
(3) 数字信号经过计数器进行计数，计数值存储在计数器的寄存器中。
(4) 计数值经过时钟分频和计算，得到输入信号的周期和频率。
(5) 输入信号的频率通过显示模块在数码管或LCD显示屏上显示，同时可以通过按键或旋转编码器进行设置和控制。
3. 实验结果本设计方案采用ALTERA CYCLONE III系列FPGA芯片，频率范围从1Hz到50MHz，精度为0.01Hz。
实验结果表明，数字频率计响应速度快，延迟较低（约为100ns），精度高（误差小于0.1%），同时可以适应各种信号频率范围的测量。
4. 总结本文提出了一种基于FPGA的数字频率计的设计方案，采用了高速计数器的设计思路，具有快速响应、低延迟、高精度的特点，并且适用于各种频率范围的输入信号。
基于FPGA的数字频率计
基于FPGA的数字频率计1前言数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。
如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。
因此，它被广泛应用与航天、电子、测控等领域。
它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。
根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。
本文详细论述了利用VHDL硬件描述语言设计，并在EDA （电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。
特点是：无论底层还是顶层文件均用Verilog HDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。
整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。
该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。
频率计的测频范围：0~100MHz。
该设计方案通过了Quartus Ⅱ软件仿真、硬件调试和软硬件综合测试。
2 总体方案设计2.1方案比较：方案一：本方案是利用电路的频率响应特性来测量频率值。
任何具有适当频率响应特性的可调无源网络都可用来测量频率值。
测频方法：谐振测频法:利用谐振回路测量高频（微波）信号的频率值（图2.1.2）。
基于FPGA的简易数字频率计
基于FPGA的简易数字频率计第一篇：基于FPGA的简易数字频率计EDA 简易数字频计设计性实验 2008112020327 ** 电子信息科学与技术物电电工电子中心2009年5月绘制2008．6．10 湖北师范学院电工电子实验教学省级示范中心电子版实验报告简易数字频率计设计一．任务解析通过对选择题的分析，认为该简易数字频率计应该能达到以下要求：1．准确测出所给的方波信号的频率（1HZ以上的信号）。
2．在显示环节上，应能实现高位清零功能。
3．另外还有一个总的清零按键。
二．方案论证本实验中所做的频率计的原理图如上图所示。
即在一个1HZ时钟信号的控制下，在每个时钟的上升沿将计数器的数据送到缓冲器中保存起来，再送数码管中显示出来。
第2页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告在本实验中，用到过几中不同的方案，主要是在1HZ时钟信号的选择和计数器清零环节上：1．在实验设计过程中，考滤到两种1HZ时钟信号其波形如下图所对于上术的两种波形，可以调整各项参数来产生两种1HZ时钟信号。
最后通过实验的验证发现第二种波形对于控制缓冲器获得数据和控制计数器清零更易实现。
并且，用第二种波形做为时钟信号，可以在很短的高电平时间内对计数器清零，在低电平时间内让计数器计数，从面提高测量的精度。
而用第一种波形则不易实现这个过程。
2．在计数器的清零过程中，也有两个方案，分别是能通过缓冲器反回一个清零信号，另一个是在时钟的控制下进行清零。
最终通过实验发现，用时钟进行清零更易实现。
因为如果用缓冲器反回一个清零信号，有一个清零信号归位问题，即当缓冲器反回一个低电平清零信号时，计数器实现清零，但不好控制让缓器冲的清零信号又回到高电平，否则计数器就一直处于清零状态面不能正常计数了。
三．实验步骤通过上分析后，实验分为以下几步：1．1HZ时钟信号的产生（产生该信号的模块如下）：module ones(clk,clkout);input clk;output clkout;parameter parameter N=24000000;n=24;第3页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告reg [n:0]cnt;reg clkout;always @(posedge clk)begin if(cnt==N)else end endmodule begin cnt=0;clkout=1;clkout=0;endend begin cnt=cnt+1;最终产生的信号的波形：2．计数模块。
基于FPGA的数字频率计设计
基于FPGA的数字频率计设计-机电论文基于FPGA的数字频率计设计荆科科（郑州城市职业学院，河南新密452370）【摘要】设计是以FPGA为处理模块，以VHDL做为描述语言。
20MHz的晶振做为主时钟，外部两个按键分别是使能按键和复位按键，便于进行人工控制。
该设计通过直接测量的方法对被测信号的频率进行检测并显示。
详细介绍了系统的各个设计模块，并对调试过程进行说明。
该设计可以做成便携式手持设备用于测量手机中的实时时钟信号频率，还可以对音频信号的频率进行检测。
关键词FPGA；频率计；VHDL；模块设计；元件例化０引言频率计是根据其应用来设计的。
频率计数器最常见的应用是确定发射机和接收机的特性。
发射机的频率必须进行检验和校准，才能符合有关规章制度的要求。
频率计数器能对输出频率和一些关键的内部频率点（如本振）进行测量，查明无线电发射时候是否满足技术指标。
频率计数器的另一些应用包括计算机领域，在此领域中的数据通信、微处理器和显示器中都使用了高性能时钟。
对性能要求不高的应用领域包括对机电产品进行测量。
本设计采用FPGA作为控制核心，利用直接测量法对被测信号的频率进行测量显示。
1 设计要求1）设计4位十进制数字显示的频率计，其频率测量范围为10k—9999kHz；２）要求量程能够自动转换；３）当输入的信号小于10kHz时，输出显示全0；当输入的信号大于9999kHz 时，输出显示全F。
２设计原理本设计利用直接测量法进行测量计算，用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率，也就是周期性的被测信号在单位时间内变化的次数。
计数器是严格按照f＝N/T的定义进行测频，其对应的测频原理方框图如图1所示。
工作时间波形如图2所示。
频率计的系统主要由被测信号、计数器电路、锁存器电路、时分复用、译码显示、时钟输入和分频电路组成2.1 整体设计思路本设计以频率为20MHz的晶振作为主时钟，在设计中，需要用到的信号有频率为5Hz的闸门信号，25Hz的按键消抖延时信号以及200Hz的数码管动态显示扫描信号；这三种信号由分频器产生。
基于FPGA实现简易数字频率计的设计
Ａｂ ｔ ａ ｔ ｓｍｐ ｅｄ ｓｔ ｅ ｕ ｎ ｙ ｍｅ ｅ ｓｇ ， ｕ ｉ ｇＦＰＧＡ ｏ ａ ｈ ｅ ｅ ｓ ｒ ｃ ： ｉ ｌ ｉ ａ ｆ ｑ ｅ ｃ ｔｒｄｅ ｉ ｎ ｌｒ ｓｎ ｔ ｃ ｉｖ Ａ／Ｄ ｏ ｖ ｒ ｉｎ ｃ ｐ Ａ ／Ｄｔｃ ４９ ｏ ｔｏ， ｃ ｎ ｅ ｓｏ ｈｉ ｌ５ ｃ ｎ ｒ ｌ
ｅ ｔ ｒ ａ ｉ ｎ ｌ ａ ｌ ｇ ｓ ｎ ｌ ｒ ｍ ｎ ｌｇ ｔ ｉｉ ｌ ｏ ｖ ｒｉｎ ｉ ｎ ｔ ｉ ｙｔ ｅ ｃ ｍｕ ａｉ ｅｃ ｕ ｔｒｔ ｏ ｎ ｅ ｘｅ ｎ ｌ ｇ ａ ｍｐ ｉ ， ｉ ａ ｏ ａ ａ ｏ ｄ ｇｔ ｎ ｅ ｓｏ ， ｎ ｕ ｉ ｔ ｓ ｓ ｎ ｇ ｆ ｏ ａｃ ｍｅｂ ｕ ｌｔ ｏ ｎ ｅ ｃ ｕ ｔ ｈ ｈ ｖ ｏ ｔ
信号从模拟到数字的转换 ， 在单位时间内通过计数器的累加 实现对频率的计数。该设计实现的频率精度 为 ｌｚ测量范围为 ０ ０Ｍ ｚ经实际电路测试， ｉ， ｌ ～１０Ｈ ， 仿真结果表明， 该频率计具有较高的实用性和可靠性。
关键词Ａ ｏ ａ ｈｉｖ ｉ ｐｌ ｉ ｉａ ｒ ｑｕ ｎｃ ｅ ｅ ｓｇ ｓｄ ｏ ｔ ｃ ｅ ｅ ａ ｓｍ ｅ ｄ ｇ ｔ ｌｆ ｅ ｅ ｙ ｍ ｔ ｒ ｄｅ ｉ ｎ
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Ｃ ｈｉ ｎａ ｎｔ Ｉ ｅｇｒ ｅｄ ｉ ａｔ Ｃ ｒ ｃｕｉ ｔ
基于 Ｆ Ｇ Ｐ Ａ实现简易数字频率计的设计
丁然， 陈金鹰 ， 雨 赵 （ 成都理 工大学信 息科 学与技 术学院， 四川 成都， １０ ） ６ ５ ０ ９
摘 要 ： 易数 字频 率计 的设 计 ， 简 采用 ＦＧ Ｐ Ａ实现 对模 数 转换 芯片 Ａ Ｄ ５ ９ ／ ｔｃ４ 的控 制 ， 外来信 号 采样 ， ｌ 对 实现
基于FPGA的数字频率计设计与仿真
程序 完全 相符合 。 本设计应用 ＶＨＤ Ｌ语言 ， 实现 对数 字频率
差 大 、可靠 性莘 。随 着可编 程逻辑 器件的 广 泛 应用 ，以 ＥＤＡ 工具 作为 开发平 台 ，运 用 ＶＨＤＬ语 占，将 使整 个系统大 大 简化 ，从 而 提 高整体 的性 能和 可靠性 。 Ｆ ＧＡ器件上实现数 字频 率计测 频方案 ，其测 Ｐ
ｒ ｏ ９跳变 ｌ ０时 ，从 叭 变为 ２ ，这 Ｏ ４ 数字 频率计 是一种 基本的 测量仪 器 ，被 块 部是 应 用 Ｖ Ｈ Ｄ Ｌ 语言 进 行编 程 ，并 在 ｃ ｍｃ ｕ从 ９ 广 泛 应 用于 航 灭 、 电子 、测 控 等 领 域 。 实 Ｍａ ＋ ｌｓ 软件 上编译 和仿真。之后 由这四 与设 计方案 中所说的 中间过程 不显示 ，只显 ｘ ｐｕ Ｉ Ｉ 际的硬件设 计用到 的器件较 多 ，连 线比较 复 个模块构 成频率计 的顶 层文件 ，该顶 层文件 示结 果与设计 初衷相 符。 从波形 图上分析 与
计的硬件 电路描述 ， 在软件平台 ＭＡ Ｐ ＵＳ Ｘ＋ Ｌ Ⅱ 环境下通过 了编译 、 仿真 ， 通过仿真 图可以 看 出本设计的正确性 ， 另外还下载到 Ｆ Ｇ Ｐ Ａ器
件 上进行 验证 。
本设 计 采 用 自顶 】 下的 设 计 方 法 ，在 ｔｓｓ ｎ ［ 删试 信号 ，它的时钟周期设置 为 ｅｔｉ ａ 为ｌ ｇ
【】 松， ｌ潘 黄继 业 ． Ｄ Ｅ Ａ技术实用教程（ ２ 第 版） ［ ． Ｍ】北京 ： 科学 出版社 ，０ ２ ２０．
【】付家才 ． ＤＡ 工程 实践技 术【 ． ２ Ｅ Ｍ】北京 ： 化
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基于FPGA 的数字频率计的设计和实现杨守良(渝西学院物理学与电子信息工程系 重庆 402168)摘 要:现场可编程门阵列的出现给现代电子设计带来了极大的方便和灵活性,使复杂的数字电子系统设计变为芯片级设计,同时还可以很方便地对设计进行在线修改。
本文以设计一个四位显示的十进制数字频率计为例,介绍了在一片F PG A 芯片上实现多位数字频率计的设计方法和实现步骤,并且给出了仿真结果。
在设计中,所有频段均采用直接测频法对信号频率进行测量,克服了逼近式换挡速度慢的缺点。
所设计的电路通过硬件仿真,下载到目标器件上运行,能够满足实际测量频率的要求。
关键词:数字频率计设计;V HDL ;现场可编程门阵列(FP GA );直接测频法中图分类号:T P 271+.82 文献标识码:B 文章编号:1004373X (2005)1111803Construction and Realization of the Digital C ymometer Based on FPGAY A NG Shouliang(Department of Physics &Elec t roni c Informa tion Eng i neeri ng ,West ern Chongqing Uni v ersit y ,Chongqi ng ,402168,China )Abstract :T he appear ance of F PG A (Field P ro gr ammable G ate A r ray )leads to t he co nvenience and flex ibility of the mo der n electr o nic construction ,w hich cha ng es the complicated dig ital electr onic sy stem co nstr uctio n into the on chip co nst ructio n .On the o ther hand ,it can a lso make so me o nline modificat ion expediently.W ith a case which describes an quadbit sho wn on t he decimal digital fr equency ,t he author intro duces the co nstr uct ion metho d and the r ealiza tio n steps o n a sing le F PG A chip.T he aut ho r show s an em ulational result.D ur ing the constr uction pro cess,the sig nal f requency of all the F requency Channel is measur ed by the way o f direct measurement ,which o ver comes the shor tcoming of lo w appr ox imate shift speed .W ith the cer tificatio n of t he har dwar e emulatio n system,t he cir cuit constructed can meet the demand of measur ing fr equency in the r eality,which has so me theor etic and pr act ical sig nificatio n.Keywords :desig n of the dig ital cymo meter ;V HDL ;F PGA (Field Pr og ram mable G ate A rr ay );dir ect frequency measur ement收稿日期:20050122 可编程逻辑器件和EDA 技术给今天的硬件系统设计者提供了强有力的工具,使得电子系统的设计方法发生了质的变化。
传统的“固定功能集成块+连线”的设计方法正逐步地退出历史舞台,而基于芯片的设计方法正在成为现代电子系统设计的主流。
在设计方法上,已经从“电路设计—硬件搭试—焊接”的传统方式转到“功能设计—软件模拟—下载”的电子设计自动化模式,从而大大提高了系统设计的灵活性。
本文以一个四位的十六进制频率计为例,介绍其设计和实现方法。
1 数字频率计设计实例数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
采用V DHL 编程设计实现的数字频率计,除被测信号的整形部分、键输入部分和数码显示部分以外,其余全部在一片FPGA 芯片上实现,整个设计过程变得十分透明、快捷和方便,特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确,而且具有灵活的现场可更改性。
在不更改硬件电路的基础上,对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。
该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图,具有现场可编程等优点。
1.1 数字频率计设计的基本原理本文以一个四位十进制、测量范围为1Hz ～16kHz 的数字频率计为例,采用SOPC /SOC 实验开发系统,以1Hz 测频控制信号,说明设计的基本原理及实现方法。
设计的数字频率计由测频控制信号发生器模块、锁存器和译码显示模块组成。
根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s 的对输入信号脉冲计数允许的信号;1s 计数结束后,计数值锁入锁存器的锁存信号和为下一测频计数周期做准备的计数器清0信号。
这3个信号可以由一个测频控制信号发生器产生,即图1中的T EST CT L ,他的设计要求是,T EST CT L 的计数使能信号CN T _EN 能产生一个1s 脉宽的周期信号,并对频率计的每一计数器CNT 10的EN A 使能端进行同步控制。
当CN T _EN 高电平时,允许计数;低电平时停止计数,并保持其所计的脉冲数。
在停止计数期间,首先需要一个锁存信号LO AD 的上跳沿将计数器在前1秒钟的计数值锁118电子技术杨守良:基于FPGA 的数字频率计的设计和实现存进各锁存器REG 4B 中,并由外部的7段译码器译出,显示计数值。
设置锁存器的好处是,显示的数据稳定,不会由于周期性的清零信号而不断闪烁。
锁存信号之后,必须有一清零信号RST _CN T 对计数器进行清零,为下1秒钟的计数操作做准备。
其工作时序波形如图1所示。
图1 频率计测频控制器测控时序图1.2 设计方法采用V HL 语言设计一个复杂的电路系统,运用自顶向下的设计思想,将系统按功能逐层分割的层次化设计方法进行设计。
在顶层对内部各功能块的连接关系和对外的接口关系进行了描述,而功能块的逻辑功能和具体实现形式则由下一层模块来描述。
根据本数字频率计实现原理,运用自顶向下的设计思想,设计的系统顶层电路图如图1所示。
各功能模块采用V HDL 语言描述。
1.2.1 测频控制信号发生器模块的设计要想使频率计能自动测频,还需要一个测频控制电路,要求他能产生3个控制信号:CN T _EN 、L OAD 和RST _CN T ,以便使频率计能顺利完成测频3步曲:计数、锁存和清0。
其VHDL 语言编程实现如下:L IBR A RY IEEE;U SE IEEE.ST D _LO GI C _1164.A L L ;U SE IEEE.ST D _LO GI C _U N SIG N ED.A L L ;EN T IT Y T EST CT L IS PO RT (CL K K :IN ST D _L OG IC; --1Hz CN T _EN ,R ST _CN T ,L OA D :O U T ST D _L O GIC); EN D T EST CT L ;A RCHIT ECT U RE behav O F T EST CT L IS SIG NA L DIV 2CLK :ST D _L OG IC;BEG IN PR OCESS(CL K K ) BEG IN IF CL KK ′EV EN T A N D CL K K =′1′T HEN DIV 2CL K <=N OT DIV 2CL K ; EN D IF ; EN D P ROCESS ; P RO CESS (CL K K ,DI V 2CLK ) BEGIN IF CLK K =′0′A N D Div 2CL K =′0′T HEN RST _CN T <=′1′; EL SE RST _CN T <=′0′; EN D IF ; EN D P ROCESS ; L O AD <=N O T DIV 2CL K ;CN T _EN <=DIV 2CL K ;EN D behav ;然后将本程序在QuartusII 下经过编译,其仿真波形如图1所示,由此可以看出,其设计能满足测频控制信号发生器的要求,最后生成测频控制信号元件,以便在顶层文件中调用。
1.2.2 四位锁存器的设计在本设计中,首先需要一个锁存信号L OA D 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG 4B 中,其锁存器的V HDL 语言编程实现如下:L IBRA RY IEEE ;U SE IEEE .ST D _L OG IC _1164.AL L ;EN T IT Y REG 4B IS P OR T (L O A D :IN ST D _L O GI C ; DIN :I N ST D _LO GI C _V ECT O R (3DO WN T O 0);DOU T :OU T ST D _L OG IC _V ECT O R (3DO W NT O 0));EN D REG 4B ;A RCHIT ECT U RE behav O F R EG 4B IS BEGINP ROCESS (LO A D ,D IN ) BEGIN IF L O AD ′EV EN T A N D LO A D =′1′T HEN D OU T <=DI N ; EN D IF ;EN D P ROCESS ;EN D behav ;同样的将此程序在QuartusII 下编译后,生成锁存器元件,以便在顶层文件中调用。
在本设计中,所需的其他模块采用普通的计数器模块和显示译码模块。