建立时间和保持时间
建立时间和保持时间
为了便于分析，我们讨论两种情况即 第一：时钟的延时Tpd为零 。 第二：时钟的延时Tpd不为零 。
下面通过时序图来分析：设第一个触发器的输 入为D1，输出为Q1,第二个触发器的输入为D2， 输出为Q2
第一：假设时钟的延时Tpd为零
符 合 要 求 的 时 序 图
：T-Tco-Tdelay>T3 ： Tdelay< T-Tco-T3
1、温度变化 2、电源
抖动原因: 一、时钟信号的产生 二、环境变化：
1、温度变化 2、电源（主要原因）（解决： 2 在主要时钟驱动器的周围加上去耦 电容）
三、电容耦合：
1、时钟线与相邻信号之间的耦 合。 2、所连时序元件栅电容的变化。
二、建立时间与保持时间
图1、建立时间与保持时间的示意图
定义：
1、建立时间（Tsu：set up time） 在时钟沿到来之前数据从不稳 定到稳定所需的时间。 说明：如果建立的时间不满足要求 那么数据将不能在这个时钟上升沿 被稳定的打入触发器。
时钟周期发生暂时的变化。即：时钟周期在 每个不同的周期上可以缩短或者加长。
说明：时钟抖动是严格衡量时钟暂时不确定
性的一项指标，并且经常针对某个给定的点 进行说明，它是一个平均值为零的随机变量。
产生原因比较：
偏差原因： 一、器件制造中的偏差 （参数不同） 二、互连偏差（芯片上 的电容电阻的偏差） 三、环境变化：
第二：时钟延时Tpd不为零
时 钟 存 在 延 时 但 满 足 时 序 时 ： Tpd
D2
时
Tpd T-Tco-T2max> T3
说明：由于建立时间与保持时间的和是稳定的一个时钟
周期，如果时钟有延时，同时数据的延时也较小那么建立时间
i2c 建立保持时间原理解释
i2c 建立保持时间原理解释
I2C总线协议是一种常见的串行总线，由一条数据线SDA和一条时钟线SCL组成。
在I2C总线上进行一次数据传输称为一帧，这一过程包括了启动信号、寻址字节以及若干个数据字节。
建立保持时间是电路时序中的重要概念。
建立时间（Tsu）是指触发器时钟上升沿到来之前，数据必须保持不变的时间；保持时间（Th）是指触发器时钟上升沿到来之后，数据必须保持不变的时间。
这两个时间的要求对于电路的正确工作至关重要，因为它们确保了数据的稳定和准确传输。
在I2C总线上，主控器与被控器之间的数据传输也需要遵循建立保持时间的原理。
具体来说，激活（获胜）的主机会根据Hs模式的毛刺抑制要求调整SDAH和SCLH的输入滤波器，同时也会调整建立和保持时间，以及SDAH和SCLH输出级的设置。
总体而言，建立保持时间原理在I2C总线上的应用是为了确保数据传输的准确性和稳定性，防止由于时序问题导致的数据传输错误。
关于建立时间(setup time)保持时间(hold time)以及时序的一些问题集合
建立时间和保持时间giltch1.jpg图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
QUOTE:DC，建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。
保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。
因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。
QUOTE:1、setup time的意义：为什么Data需要在Clock到达之前到达？其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。
如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。
如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。
建立时间和保持时间和亚稳态之类一直都是概念类题的经典
题目：时钟周期为T,触发器D1的建立时间最大为T1max，最小为Timin。
组合逻辑电路最大延迟为T2max, 最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
Tffpd :触发器输岀的响应时间，也可以理解为触发器输岀在elk上升沿到来后的时间内发生变化，之后稳定，也可以理解输岀延迟。
Tcomb:触发器输出的变化经过组合逻辑元件所需的附加时间，也就是题目中的组合逻辑延迟tsetup:建立时间thold:保持时间telk:时钟周期建立时间容限：这里用容限的概念是为了数学推导方便，时间容限仅仅是一个概念，在这里我们对建立时间容限的要求是大于0,当然有的地方可能就是小于0 了。
同样保持时间容限也是需要大于0的。
从图中，我们可以很清楚的看出，建立时间容限=tclk-tffpd(max)-tcomb(max)-tsetup这里应该理解到，tffpd和teomb都是要考虑最大值的那么根据建立时间容限>=0推导出tsetup<=tclk-tffpd(max)-tcomb(max)这里，我们是不是很清楚了理解了建立时间的要求是<=T-T2MAX，因为题目中没有考虑tffpd。
同理，保持时间容限tffpd(min)+tcomb(min)-thold ，这里是要取最小值，那么根据保持时间容限>=0推导出thold<=tffpd(min)+tcomb(min)因为题目中没有考虑tffpd,而tcomb就是t2min,所以thold<=t2min。
取最小值的原因就是在延时最小的情况下都应该满足保持时间。
否则触发器输入无效。
在这里我们应该发现，从数学上看，虽然既有max又有min,但是thold,和tsetup都是小于最小值，因为tsetup<t-t2max，注意t2max前的负号！这就很符合物理上的思想，对与触发器来说，我们希望它越快越好！也就是建立保持时间越短越好！越不容易进入亚稳态！tclk。
建立时间、保持时间和时序约束条件
建立时间、保持时间和时序约束条件1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。
如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。
图1 建立时间和保持时间建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。
建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。
2、根据内部结构分析建立时间和保持时间图2 经典的上升沿D触发器内部结构关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。
下面我选两个比较经典的结构来分析一下建立时间和保持时间。
以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。
这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。
如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。
首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。
当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。
图3 CLK=0时触发器内部信号详情当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。
D触发器建立和保持时间的时序检查
D触发器建立和保持时间的时序检查目前的芯片系统越来越复杂，对应的各个功能模块都有自己工作的时钟领域。
当各个功能模块之间进行数据传递时，信号就会跨时钟领域。
信号跨时钟领域进行传输时，就会出现亚稳态现象，可能导致整个芯片功能的错误。
针对不同信号跨时钟领域，本文介绍了几种同步的设计方法。
标签：亚稳态建立时间同步设计时钟领域一、D触发器的建立时间和保持时间在芯片设计中，电路主要由门电路和D触发器构成。
D触发器的特性方程为：Qn+1=D，即在触发时钟脉冲（CLK）的有效边沿到来时，触发器的输入数据D直接传送到触发器的输出端Q[1]。
而在时钟触发边沿输出端Q能正确的输出D的值的前提条件是：输入信号D必须先于时钟有效沿到来之前稳定。
如果时钟有效沿到来时，输入信号D正在变化，D触发器的输出状态就会变得不确定，即就会有亚稳态的出现。
输入信号必须先于时钟脉冲之前稳定的时间成为建立时间，用tset表示；同样为了保证触发器可靠翻转，输入信号的状态在时钟脉冲信号到来后还必须保持足够长的时间不变，这段时间成为保持时间，用th表示。
如图1所示以接收“1”时的情况来看，D信号先于CLK上升沿建立起来（由0跳变到1）的时间不得小于建立时间tset，而在CLK上升沿到来后D仍保持“1”的时间不得小于保持时间th。
建立时间和保持时间是由触发器的电路结构决定的。
图2所示为上升沿触发的CMOS集成的D触发器的电路结构图。
其中由6个CMOS反相器和4个CMOS 传输门组成，I2、I3和T2构成主锁存器；I4、I5和T4构成从锁存器。
四个传输门中T1和T3在时钟脉冲CLK为“1”的时候导通，T2和T4在时钟脉冲CLK为“0”的时候导通。
在时钟脉冲为“0”的时候，主锁存器接收输入信号D，从锁存器输出之前保存的信号到Q端；上升沿之后，时钟脉冲为“1”，此时主锁存器输出上升沿到来时D的值直接到Q端，从锁存器不工作，如图3所示。
如图3红色线条所示，时钟脉冲从“0”跳变为“1”的上升沿时刻，传输门T1从导通跳变为截止状态。
建立时间和保持时间关系详解
建立时间和保持时间关系详解图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。
个人理解：1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。
2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。
关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max，最小为T2min。
问：触发器D2的建立时间T3和保持时间T4应满足什么条件？分析：Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。
Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。
保持时间容限：保持时间容限也要求大于等于0。
由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。
什么是 和Holdup 时间 Hold time 建立时间是指在
module dff8(clk , reset, d, q);
input
clk;
input
reset;
input [7:0] d;
output [7:0] q;
reg e clk or posedge reset)
if(reset)
q <= 0;
else
除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel 的 8xx 系列芯片组就 是这类芯片组的代表，它将一些子系统如 IDE 接口、音效、MODEM 和 USB 直接接入主芯片，能够提供 比 PCI 总线宽一倍的带宽，达到了 266MB/s。 24 用传输门和反向器搭一个边沿触发器 25 画状态机，接受 1，2，5 分钱的卖报机，每份报纸 5 分钱 library ieee;
end bh; 汉王笔试 下面是一些基本的数字电路知识问题，请简要回答之。 a) 什么是 Setup 和 Holdup 时间？ b) 什么是竞争与冒险现象？怎样判断？如何消除？ c) 请画出用 D 触发器实现 2 倍分频的逻辑电路？ d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ e) 什么是同步逻辑和异步逻辑？ f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 g) 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？ 2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。 3、 设想你将设计完成一个电子电路方案。请简述用 EDA 软件（如 PROTEL）进行设计（包 括原理图和 PCB 图）到调试出样机的整个过程。在各环节应注意哪些问题？ 飞利浦－大唐笔试归来 1，用逻辑们和 cmos 电路实现 ab+cd 2. 用一个二选一 mux 和一个 inv 实现异或 3. 给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。
建立时间和保持时间
建立时间和保持时间信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，Setup/Hold time是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间Setup time.如不满足Setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器；保持时间是指触发器的时钟信号上升沿到来以后，数据也必须保持一段时间，数据保持不变以便能够稳定读取（信号在器件内部通过连线和逻辑单元时，都有一定的延时。
延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。
信号的高低电平转换也需要一定的过渡时间。
）。
如果holdtime不够，数据便不能被有效读取并转换为输出。
如果数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的分量分别称为建立时间裕量和保持时间裕量。
（这期间其实还涉及到竞争冒险的问题，也就是毛刺，稍后在研究，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。
）其实建立时间就是在脉冲信号到来时，输入信号已经稳定等待的时间；而保持时间是信号脉冲到来后，而输入信号还没有到达下降沿的时间。
举个例子：建立时间就是你到朋友家做客去早了，但是主人还没回来，你等待的时间就是建立时间；保持时间就是进入房子后，逗留的（有效）时间。
当然在实际测试中我发现时钟信号也是存在抖动和偏移的。
虽然系统时序设计中对时钟信号的要求非常严格，因为我们所有的时序计算都是以恒定的时钟信号为基准。
但实际中时钟信号往往不可能那么理想，常会出现抖动(Jitter)和偏移（Skew）问题。
（估计没有真正稳定的信号）。
建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？
建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？建立时间（Setup Time）是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间。
输入信号应该提前时钟上升沿（如上升沿有效）T su 时间到达芯片，这个 T su 就是建立时间。
如果不满足建立时间要求，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器，或者说，该数据就会被永久“跳过”而未被“采样”。
举个例子：坐火车时需要提前到站检票安检，而不是一到火车站就可以乘坐，必须的提前到站的时间就是建立时间。
如果数据信号在时钟沿触发前的持续时间超过了建立时间 T su，那么这个时间间隔就叫做建立时间裕量。
保持时间（Hold Time）是指触发器的时钟信号上升沿到来之后，数据保持稳定不变的时间（数据保持不变以便能够稳定读取，如果保持时间不满足的话，那么数据便不能被有效读取并转换为输出）。
如果数据信号在时钟沿触发后的持续时间超过了保持时间T h，那么这个时间间隔就叫做保持时间裕量。
总结（Summary）：建立时间和保持时间这两个时序参数是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。
其实，这期间其实还涉及到竞争冒险的问题，也就是毛刺，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。
传播延迟（Propagation Delay）是指一个数字信号从器件（一般是DFF，符号表示为T cq）的输入端到输出端所需的时间。
一般在FPGA 中是指时钟上升沿之后延时T cq的时间，数据才到达寄存器Q 端。
区别于门传播延时：证明其对输入信号变化响应有多快，表示为信号通过该门所经历的时间，定义为输入信号和输出信号波形在50% 翻转点之间的时间。
组合逻辑延时（Combinational Logic Delay）是指两级寄存器之间的输出端 Q 到输入端 D 之间的组合逻辑延时，符号表示为 T logic 。
建立时间与保持时间
标签：无标签关于建立时间和保持时间的完全理解时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。
建立时间与保持时间建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。
建立与保持时间的简单示意图如下图1所示。
图1 保持时间与建立时间的示意图在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。
下面在认识了建立时间与保持时间的概念上思考如下的问题。
举一个常见的例子。
图2 同步设计中的一个基本模型图2为统一采用一个时钟的同步设计中一个基本的模型。
图中Tco是触发器的数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tp d为时钟的延时。
如果第一个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。
问第二个触发器D2立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许的最大时钟周期是多少。
这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。
下面通过时序图来分析：设第一个触发器的输入为D1，输出为Q1,第二个触发器的输入为D2，输出为Q2；时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的，由于在FPG A 设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部时钟的延时完全可以忽略不计。
建立时间和保持时间
建立时间和保持时间图1 保持时间与建立时间示意图在FPGA设计同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑接口处数据能稳定被处理，那么对建立时间与保持时间建立清晰概念非常重要。
下面在认识了建立时间与保持时间概念上思考如下问题。
举一个常见例子。
图2 同步设计中一个基本模型图2为统一采用一个时钟同步设计中一个基本模型。
图中Tco是触发器数据输出延时；Tdelay是组合逻辑延时；Tsetup是触发器建立时间；Tpd为时钟延时。
如果第一个触发器D1建立时间最大为T1max，最小为T 1min，组合逻辑延时最大为T2max，最小为T2min。
问第二个触发器D2立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许最大时钟周期是多少。
这个问题是在设计中必须考虑问题，只有弄清了这个问题才能保证所设计组合逻辑延时是否满足了要求。
下面通过时序图来分析：设第一个触发器输入为D1，输出为Q1,第二个触发器输入为D2，输出为Q2；时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟延时Tpd为零，其实这种情况在FPGA设计中是常常满足，由于在FPGA 设计中一般是采用统一系统时钟，也就是利用从全局时钟管脚输入时钟，这样在内部时钟延时完全可以忽略不计。
这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路延时，也就是都是基于CLOCK延迟远小于数据延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2建立时间满足要求那么时序图应该如图3所示。
从图中可以看出如果：T-Tco-Tdelay>T3即：Tdelay< T-Tco-T3那么就满足了建立时间要求，其中T为时钟周期，这种情况下第二个触发器就能在第二个时钟升沿就能稳定采到D2，时序图如图3所示。
图3 符合要求时序图如果组合逻辑延时过大使得T-Tco-Tdelay<T3那么将不满足要求，第二个触发器就在第二个时钟升沿将采到是一个不定态，如图4所示。
为什么寄存器会有建立时间,保持时间要求,以及传输延时的概念
为什么寄存器会有建立时间，保持时间要求，以及传输延时的概念寄存器以及建立保持时间，传输延迟的介绍寄存的图标一般如下图（忽略复位端）。
这里先介绍一下传输门。
CMOS传输门如下图所示。
由一个PMOS和一个NMOS组成。
en接NMOS的G端，en的反向en’接PMOS的G端。
我们知道，NMOS的G端为高电平时，NMOS管两端导通；PMOS的G端为低电平时，PMOS管两端导通。
故当en为高时，PMOS和NMOS管都导通，输入in可以传输到out端；否则，传输门关闭。
问题：为什么要用两个管子，一个PMOS和一个NMOS来实现传输门，而不只用一个NMOS 管，或者PMOS来实现传输门？答案：前面讲CMOS实现与或门时已经提过。
下面给出主从上升沿触发的寄存器MOS级电路图。
可以看到，前后两级电路一致，就是传输门的clk接法相反，故叫主从式。
当时钟信号为低电平时，传输门T1导通，数据经过反相器I1，传输门T1，反相器I3，传到QM端。
此时T2，T3传输门为关闭状态。
T4为导通状态，故此时后面半部分的电路结构如下。
相当于两个反相器首尾相连，这就是一个琐存结构，维持数据Q不变。
当时钟clk由低电平变成高电平之后，T3导通，原本在clk为低电平时传到QM的数据被传输到后面的Q端。
此时T4是关闭的。
但是前半部分电路当clk变成高电平之后传输门T1关闭，新的数据D进不来了。
而此时T2导通，结构如下，也是一个琐存结构，此时维持低电平时送进来的数据不变。
由上面的分析可得，当clk为低电平时，T1导通，新的数据被送到第一级，但是T3不导通，传不到Q端，T4导通构成一个琐存结构，维持Q的输出不变；当clk由低变成高电平之后，T1关闭，新的数据不会再传进来；同时T2导通，构成一个锁存器维持数据QM 不变；同时T3导通，QM传输到Q端；T4不导通，原先琐存的数据不会对Q造成影响。
因此整体实现的就是当clk上升沿来到时，数据D才会被更新到Q端。
ic笔试常见试题
1.setup和holdup时间区别.Answer:建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间2.多时域设计中,如何处理信号跨时域Answer: 情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。
例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。
这个同步器就是两级d触发器，其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。
这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号，或地址。
当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。
如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
tch与register的区别,为什么现在多用register.行为级描述中latch如何产生的区别不多说。
为什么避免使用latch，因为设计中用latch会使设计后期的静态时序分析变的困难（必须用的地方当然另当别论）。
行为级描述中latch产生的原因：多由于构造组合逻辑电路时，使用if或case语句，没有把所有的条件给足，导致没有提到的条件，其输出未知。
或者是每个条件分支中，没有给出所有输出的值，这就会产生latch。
所以构造组合逻辑电路时，其always语句中的敏感信号必须包括所有的输入端，每个条件分支必须把所有的输出端的值都给出来。
4.BLOCKING NONBLOCKING 赋值的区别Answer: 这个问题可参考的资料很多，讲的都很透彻，可以找一下。
建立时间和保持时间关系详解
建立时间和保持时间关系详解图 1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
PLD/FPGA 开发软件可以自动计算两个相关输入的建立和保持时间。
个人理解：1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。
2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。
关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1 的建立时间最大为T1max，最小为T1min 。
组合逻辑电路最大延迟为T2max，最小为T2min 。
问：触发器D2 的建立时间T3 和保持时间T4 应满足什么条件？分析：Tffpd ：触发器输出的响应时间，也就是触发器的输出在clk 时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。
Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。
保持时间容限：保持时间容限也要求大于等于0。
由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup ，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup ≥0，可以得到触发器D2 的Tsetup≤Tclk-Tffpd(max)-Tcomb(max) ，由于题目没有考虑Tffpd ，所以我们认为Tffpd ＝0，于是得到Tsetup≤T-T2max。
保持和建立时间详解
这几天经常看到有关数字电路中建立时间（setup time）、保持时间（holdup time）以及延迟时间（delay）的讨论。
自己也高不清楚，查了相关的资料，总算了解了一些。
首先：建立时间和保持时间都是器件要求的特性。
其中建立时间是器件输入端在时钟信号有效沿到来前，要求输入信号稳定不变的时间。
保持时间是器件输入端要求输入信号在时钟信号有效沿到来后保持稳定不变的时间。
如果输入信号不满足建立时间和保持时间的要求，就可能导致数据锁存错误。
延迟时间是器件本身或布线的物理特性，其含义是信号从器件或布线经过所需的时间。
这里主要讨论器件的延迟时间。
通常器件的延迟时间由两部分组成。
一个是触发器输出响应时间（tffpd）。
可以理解为触发器输出在clk有效沿到来后的时间内发生变化, 之后稳定，也可以理解输出延迟。
另一个触发器输出的变化经过组合逻辑元件所需的附加时间，一般是组合逻辑延迟（tcomb）。
如下图所示：再来解释两个概念：建立时间容限和保持时间容限。
所谓建立时间容限是指器件允许的安全的建立时间长度范围。
同样保持时间也就是器件允许的安全的保持时间长度范围。
一般来说建立时间容限和保持时间容限都大于等于0。
根据这个要求，如上图所示，就有以下约束：tclk = tffpd + tcomb + 建立时间容限 + tsetup所以建立时间容限 = tclk - tffpd(max) - tcomb(max) - tsetup >=0tsetup <= tclk - tffpd (max)- tcomb(max)再来看保持时间容限首先对于数据接收端来说，任何时钟沿采样的数据，都是发送端前一时钟周期发送的数据。
发送端可能每个时钟周期都要发送数据，那么对于接收端来说，任何一个时钟沿后一段时间，数据线上的数据都会被发送端第二次发送的数据改变，所以保持时间容限其实是由于下一个时钟节拍上的数据引起的。
有效数据在tffpd + tcomb之后到达触发器，如果tholdup > tffpd + tcomb，则下一个有效数据到达后，tholdup仍然没结束，但前一个数据已经被破坏，所以必须tholdup <= tffpd + tcomb。
iic建立时间和保持时间标准
iic建立时间和保持时间标准I2C（Inter-Integrated Circuit）是一种串行通信总线，用于在集成电路之间传输数据。
I2C总线由两根信号线组成：SDA（串行数据线）和SCL（串行时钟线）。
在I2C通信中，建立时间和保持时间是指传感器或设备在发送数据时，需要满足的最低时间要求。
1. 建立时间（Setup Time）：建立时间是指在时钟信号上升沿到来之前，数据线上的信号需要保持稳定不变的时间。
这是为了确保接收端能够在时钟上升沿时捕获到正确的数据。
建立时间通常由发送设备硬件设定，且应满足I2C协议的规定。
2. 保持时间（Hold Time）：保持时间是指在时钟信号上升沿之后，数据线上的信号需要保持稳定不变的时间。
这是为了确保接收端有足够的时间采样数据。
保持时间也通常由发送设备硬件设定，且应满足I2C协议的规定。
I2C建立时间和保持时间的标准取决于I2C协议版本和通信速率。
不同的I2C协议版本和通信速率对应不同的建立时间和保持时间要求。
以下是一般情况下I2C总线的建立时间和保持时间标准：- 标准模式（100kbps）：建立时间约为200μs，保持时间约为600μs。
- 快速模式（400kbps）：建立时间约为10μs，保持时间约为30μs。
- 高速模式（3.4Mbps）：建立时间约为4μs，保持时间约为20μs。
请注意，这些时间参数可能会因实际硬件和通信场景而有所不同。
在实际应用中，为了确保稳定的通信，建议遵循I2C协议规定的最小建立时间和保持时间要求。
总之，I2C建立时间和保持时间是I2C通信中关键的参数，它们影响着通信的稳定性和可靠性。
遵循I2C协议规定的标准建立时间和保持时间，可以确保设备之间的顺畅通信。
时序分析的建立时间和保持时间详解
1：概念2：对建立时间的约束3：对保持时间约束4：对于保持时间的理解：5: 建立时间保持时间的考虑—华为题目6：positive skew和negative skew的考虑。
7：latency的分析。
8：考虑latency、skew的建立时间和保持时间---很详细8.1：建立时间（setup time）的到达时间和要求时间。
8.2：保持时间（hold time）的到达时间和要求时间。
2：对建立时间的约束：1-max max2logcq ic setupT T T T++<，其中触发器单元的延时就是cqT。
另一种解释：建立时间容限（slack）+1-max max2logcq ic setupT T T T++=，要求slack>=0。
3：对保持时间约束：1-minmin 2log cqic hold T T T +>另一种解释：1-min min 2log cq ic hold T T T +=+保持时间容限（slack ），要求slack>=0。
4：对于保持时间的理解：(1) My_idea: the two meanings of my ideas are in similar ！！！解释1：输入数据只有满足一定的保持时间后，下一个周期的输入数据才可以被打入。
当skew>0时，从min minholdcq comb T T T δ+≤+这个式子我们可以理解为实际Thold 变小了（要求的hold time 是没变的,但现在的hold time 比你要求的小了一点），则下个周期的数据可能会提前打入触发器导致和触发器原有的信号产生竞争。
当skew<0时，从min minholdcq comb T T T δ+≤+这个式子我们可以理解为Thold 变大了，则此时实际的hold time 肯定比之前的hold time 大（也就是说我现在的hold time 比你要求的大了一些），所以肯定满足保持时间要求。
第16讲毛刺问题和时钟问题
不可靠的门控时钟
第16讲毛刺问题和时钟问题
计数器给出的多个输入起到时钟的作用，这违反了可 靠门控时钟所需的条件之一。在产生RCO信号的触发 器中，没有一个能考虑为实际的时钟线，这是因为所 有触发器在几乎相同的时刻发生翻转。而我们并不能 保证在PLD/FPGA内部QA,QB,QC到D触发器的布线 长短一致，因此，如 图5 的时间波形所示，在器从3 计到4时，RCO线上会出现毛刺（假设QC到D触发器 的路径较短，即QC的输出先翻转）。
第16讲毛刺问题和时钟问题
FPGA中的冒险
信号在FPGA器件内部通过连线和逻辑单元时，都有 一定的延时。延时的大小与连线的长短和逻辑单元的 数目有关，同时还受器件的制造工艺、工作电压、温 度等条件的影响。信号的高低电平转换也需要一定的 过渡时间。由于存在这两方面因素，多路信号的电平 值发生变化时，在信号变化的瞬间，组合逻辑的输出 有先后顺序，并不是同时变化,往往会出现一些不正确 的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组 合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。
或门门控时钟
第16讲毛刺问题和时钟问题
这两个设计项目的地址线必须在时钟保持有效 的整个期间内保持稳定(nWR和nWE是低电平 有效)。如果地址线在规定的时间内未保持稳 定，则在时钟上会出现毛刺，造成触发器发生 错误的状态变化。
数据引脚D[1．．n]只要求在nWR和nWE的有 效边沿处满足标准的建立和保持时间的规定。
第16讲毛刺问题和时钟问题
第16讲毛刺问题和时钟问题
D触发器的D输入端对毛刺不敏感。 根据这个 特性，我们应当在系统中尽可能采用同步电路， 这是因为同步电路信号的变化都发生在时钟沿， 只要毛刺不出现在时钟的沿口并且不满足数据 的建立和保持时间，就不会对系统造成危害。 （由于毛刺很短，多为几纳秒，基本上都不可 能满足数据的建立和保持时间）
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图1
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；
保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。
个人理解：
1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。
2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。
关于建立时间保持时间的考虑
华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max，最小为T2min。
问：触发器D2的建立时间T3和保持时间T4应满足什么条件？
分析：
Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。
Tsetup：建立时间
Thold：保持时间
Tclk：时钟周期
建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。
保持时间容限：保持时间容限也要求大于等于0。
由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。
由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持时间容限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是
Tffpd(min)+Tcomb(min)-Thold≥0可以得到触发器D2的
Thold≤Tffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。
关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏
D2本来应该保持的数据。