第5章 集成触发器
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基本R-S触发器
RD
SD
Qn
Qn+1
000
1
001
1
010
0
011
0
100
1
101
1
11001111来自禁止态 置0 置1 保持
5.2 基本R-S触发器
2 次态卡诺图
3 特征方程
SD RD Qn 00
0
01 11 10 100
1 1 1 0
Q n1 S D RD Q n
R D SD 1 （约束条件）
55..22基基本本RSR触-发S触器发器
数字电路与逻辑设计
第5章 集成触发器
5.1 概述
1.触发器的定义
时序逻辑电路的最基本单元；能够存储一位二进制信息。
2.触发器特点:
(1)有两个能够自行保持的稳定状态，分别用来表示逻辑0和 逻辑1； (2)根据不同时输入信号可以置成0态和1态。
5.1 概述
3.触发器分类
基本R-S触发器
电路结构和 动作特点
钟控触发器 主从触发器
边沿触发器
逻辑功能
R-S触发器 D触发器 J-K触发器 T触发器
5.2 基本R-S触发器
5.2.1 基本R-S触发器的电路组成和工作原理
1. 电路结构
G1
SD
&
Q
G2
&
输入端
RD
Q
输出端
以Q端的状态表示触发器状态：Q=1即触发器为状态1 Q=0即触发器为状态0
4
5.2 基本R-S触发器
2. 工作原理
1)当RD 0 , SD 1时 , 则Q 0 , Q 1 ——0态 触发器置0
1 G1
SD
电子教案《数字电子技术(第5版_杨志忠)》教学资源第5章练习题参考答案
电压波形。
图 Ｐ５ ２
图［题 ］ 图［题 ］
５ ２ Ａ
５ ２ Ｂ
［题 ５ ３］ 在同步 ＲＳ 触发器中，已知 ＣＰ、Ｒ、Ｓ 输入的电压波形如图 Ｐ５ ３ 所示，试画出
输出 Ｑ 端的电压波形。设触发器的初始状态为 Ｑ ＝０。
［解］ 根据由与非门组成同步 ＲＳ 触发器的逻辑功能画输出 Ｑ 的电压波形。Ｑ 电压波形中
［解］ 先画出 、 Ｑ０ Ｑ０ 和 、 Ｑ１ Ｑ１ 的电压波形，再根据 Ｙ１ ＝ Ｑ０ Ｑ１ 和 Ｙ２ ＝ Ｑ０ Ｑ１ 的与非关系，
画出输出 Ｙ１ 和 Ｙ２ 的电压波形，如图［题 ５ １４］所示。
图 Ｐ５ １４
图［题 ５ １４］
第 ５ 章 集成触发器 １２７
［题 ５ １５］ 图 Ｐ５ １５ 是一个用 ＴＴＬ 边沿双 ＪＫ 触发器组成的单脉冲发生器，ＣＰ 为连续脉 冲，试分析其工作原理，并画出 ｕＯ 的电压波形图。 ［解］ 由图 Ｐ５ １５ 可知，平时 Ｓ 开关接地，ＦＦ０ 的 Ｊ０ 接地，同时 Ｋ０ ＝ ，１ ＦＦ１ 的直接置 ０ 端通过 Ｓ 开关接地。因此，触发器 ＦＦ０ 和 ＦＦ１ 都处于 ０ 状态，Ｑ０ ＝ Ｑ１ ＝ ０，输出 ｕＯ 为低电平 ０。 当 Ｓ 开关按下时，接高电平 １，这时 ＦＦ０ 和 ＦＦ１ 都为 Ｔ′触发器，处于计数状态。在 ＣＰ 下 降沿作用下，ＦＦ０ 由 ０ 状态翻到 １ 状态，Ｑ０ ＝ １，输出 ｕＯ 由低电平 ０ 跃到高电平 １。 当输入下一个 ＣＰ 的下降沿时，ＦＦ０ 由 １ 状态翻到 ０ 状态，Ｑ０ 输出一个负跃变，输出 ｕＯ 由高电平 １ 跃到低电平 ０，与此同时，Ｑ０ 输出的负跃变使 ＦＦ１ 由 ０ 状态翻到 １ 状态，Ｑ１ 输出 的低电平使 ＦＦ０ 置 ０，从而保证了 Ｓ 开关每按一次，ｕＯ 输出一个正脉冲，输入和输出电压波形 如图［题 ５ １５］所示。 当 Ｓ 开关放开时，Ｓ 又接地，ＦＦ０ 和 ＦＦ１ 又回到初始的 ０ 状态，为下一次输出正脉冲做好准备。
实验五集成触发器
Qn=1 说明
且每次测试时都要将
0→1
触发器异步清零或置1。
0 0 1→0
按照右表测试并记录结果。
（c）将J、K触发器
0
接成 T’触发器。
CP接1kHz连续脉冲；
1
通过示波器双踪观察
CP和Q的波形，
1
画图并分析结果。
0→1
1 1→0
0 0→1
1→0
1
0→1
1→0
实验五 触发器
4. 实验内容及要求
（2）测试双D触发器74LS74的逻辑功能。
Q
Q
1J C1 1K J CP K SD
74LSll2双JK触发器引脚排列及逻辑符号
实验五 触发器
实验五 触发器
（3）D触发器
可用作数字信号的寄存、移位寄存、分频和波形发生等。
Q n+1 = D
14 13 12 11 10 9 8
Vcc 2RD 2D CP SD 2Q 2Q
74LS74
Q
Q
C1 1D
（5）单脉冲发生器实验 （选做） 用74LS74双D型触发器，设计一个单发脉冲发生器的实验线路。要
求将频率为１Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP 脉冲输入。只要手控脉冲送出一个脉冲，该脉冲与手控触发脉冲的时 间长短无关。
实验五 触发器
试问：能实现单发脉冲输出的原理是什么?画出电路的输出时序波形图. 下图是用双JK触发器组成的单发脉冲发生器，以供设计时参考。
实验五 触发器
3. 实验原理 （1）基本RS触发器
Q & R
Q &
S
实验五 触发器
（2）JK触发器
常用作缓冲存储器、移位寄存器和计数器。 Qn+1 = JQn + KQn
数电第5章
第五章 触 发 器
图 5 – 7 由与非门构成的基本RS触发器
第五章 触 发 器
1. 功能描述 (1) 当Rd=1, Sd=0时，不管触发器原来处于什么状态， 其次态一定为“1”，即Qn+1=1，故触发器处于置位状态。 (2) 当Rd=0, Sd=1时，Qn+1=0，触发器处于复位状态。 (3) 当Rd=Sd=1 时，触发器状态不变，处于维持状态， 即Qn+1=Qn。 (4) 当Rd=Sd=0 时，Qn+1=Q n+1=1，破坏了触发器的正常 工作，使触发器失效。而且当输入条件同时消失时，触发 器是“0”态还是“1”态是不定的，这种情况在触发器工作 时是不允许出现的。因此使用这种触发器时， 禁止 Rd=Sd=0出现。
发生的。这种电路中没有统一的时钟脉冲。任何输入信
号的变化都可能立刻引起异步时序电路状态的变依从关系来分，又可分为米里 (Mealy)型和莫尔(Moore)型两类。米里型电路的输出是输 入变量及现态的函数，即
F (t ) f [ x(t ),Qn (t )]
器和JK触发器。在基本RS触发器的基础上， 加两个与非
门即可构成钟控RS触发器， 如图 5－10 所示。
第五章 触 发 器
图 5 – 10 钟控RS触发器
第五章 触 发 器
1. 功能描述 当CP=0时，触发器不工作，此时C、D门输出均为 1， 基本RS触发器处于保持态。此时无论R、S如何变化，均 不会改变C、D门的输出，故对状态无影响。 当CP=1 时，触发器工作，其逻辑功能如下： R=0, S=１, Qn+1=1，触发器置“1”； R=1, S=0, Q n+1=0，触发器置“0”； R=S=0, Qn+1=Qn，触发器状态不变； R=S=1, 触发器失效，工作时不允许。
第5章 触发器
6
表5-1 或非门组成的基本RS触发器的真值表
R
பைடு நூலகம்
S
Q
Q
不变 0 1 0*
触发器 状态 保持 置1 置0 不定
0 0 1 1
0 1 0 1
不变 1 0 0*
7
对于图5-1（b），可作同样分析。这种触发器是以 低电平作为输入有效信号的，在逻辑符号的输入端用小 圆圈表示低电平输入信号有效，它的真值表如表5-2所示。 由于S=R=0时出现了Q==1的状态，而且当S和R同时 撤去（变到1）后，触发器的状态将不能确定是1还是0。 因此这种情况也应当避免。
18
图5-5 开关触点抖动消除电路 图5-5不仅可以消除开关的抖动，而且从波形可以看出，此电路还可 作为手动单次脉冲产生电路使用，譬如可以应用在数字电路实验设备中。
19
5.2 D触发器
导读: 导读 在这一节中，你将学习： 在这一节中，你将学习： 电平触发与边沿触发的概念 电平触发D触发器的特点与逻辑功能 电平触发 触发器的特点与逻辑功能 边沿触发D触发器的特点与逻辑功能 边沿触发 触发器的特点与逻辑功能 异步清0与异步置 与异步置1 异步清 与异步置 集成D触发器 触发器74LS74 集成 触发器
10
2．集成基本RS触发器 ．集成基本 触发器 触发器74LS279
集成基本RS触发器74LS279的内部包含4个基 本RS触发器，输入信号均为低电平有效，其逻辑符 号和引脚图如图5-3所示，应该注意的是图中有两个 基本RS触发器具有两个输入端S1和S2，这两个输入 端的逻辑关系为与逻辑，每个基本RS触发器只有一 个Q输出端。
21
图5-6 D触发器
22
R=D
当CP=1时，将 S = D ，R = D ，代入钟控RS 时 代入钟控 触发器的特性方程（ ），即得到 触发器的特性方程（5.2.1），即得到 触发器的特 ），即得到D触发器的特 性方程为： 性方程为：
表5-1 或非门组成的基本RS触发器的真值表
R
பைடு நூலகம்
S
Q
Q
不变 0 1 0*
触发器 状态 保持 置1 置0 不定
0 0 1 1
0 1 0 1
不变 1 0 0*
7
对于图5-1（b），可作同样分析。这种触发器是以 低电平作为输入有效信号的，在逻辑符号的输入端用小 圆圈表示低电平输入信号有效，它的真值表如表5-2所示。 由于S=R=0时出现了Q==1的状态，而且当S和R同时 撤去（变到1）后，触发器的状态将不能确定是1还是0。 因此这种情况也应当避免。
18
图5-5 开关触点抖动消除电路 图5-5不仅可以消除开关的抖动，而且从波形可以看出，此电路还可 作为手动单次脉冲产生电路使用，譬如可以应用在数字电路实验设备中。
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5.2 D触发器
导读: 导读 在这一节中，你将学习： 在这一节中，你将学习： 电平触发与边沿触发的概念 电平触发D触发器的特点与逻辑功能 电平触发 触发器的特点与逻辑功能 边沿触发D触发器的特点与逻辑功能 边沿触发 触发器的特点与逻辑功能 异步清0与异步置 与异步置1 异步清 与异步置 集成D触发器 触发器74LS74 集成 触发器
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2．集成基本RS触发器 ．集成基本 触发器 触发器74LS279
集成基本RS触发器74LS279的内部包含4个基 本RS触发器，输入信号均为低电平有效，其逻辑符 号和引脚图如图5-3所示，应该注意的是图中有两个 基本RS触发器具有两个输入端S1和S2，这两个输入 端的逻辑关系为与逻辑，每个基本RS触发器只有一 个Q输出端。
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图5-6 D触发器
22
R=D
当CP=1时，将 S = D ，R = D ，代入钟控RS 时 代入钟控 触发器的特性方程（ ），即得到 触发器的特性方程（5.2.1），即得到 触发器的特 ），即得到D触发器的特 性方程为： 性方程为：
第五章 触发器
图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP
D
Q
n
Q n 1
0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法
数字电子技术习题解答_杨志忠_第五章练习题_部分
教材：数字电子技术基础（“十五”国家级规划教材） 杨志忠 卫桦林 郭顺华 编著高等教育出版社2009年7月第2版； 2010年1月 北京 第2次印刷；第五章 集成触发器(部分习题答案)练习题5解答：（P213页）【5.1】、由与非门构成的基本RS 触发器，S D 和R D 端输入如图P5.1所示波形，试画出Q 和Q 的输出波形。
设触发器的初始状态为“0”。
解题思路：根据基本RS 触发器功能分段画图，并要注意与非门的基本RS 触发器是低电平有效。
当D S 和D R 端同时为有效低电平时，出现强制1态，有效电平同时撤去后（无效高电平）会出现不定态。
（不确定的状态，具体的状态取决两个与非门的翻转速度快慢）DS D RQ【5.2】、由或非门构成的基本RS 触发器，S D 和R D 端输入如图P5.2所示波形信号，试画出Q 和Q 的输出波形。
（设触发器的初始状态为“1”）。
解题思路：根据基本RS 触发器功能分段画图，并要注意或非门的基本RS 触发器是高电平有效，功能与与非门组成的RS 触发器功能相同。
当R D 和S D 端同时为有效高电平时，出现强制0态，有效电平同时撤去后（无效低电平）会出现不定态。
（不确定的状态，具体的状态取决两个与非门的翻转速度快慢）DS D RQ1≥1≥【5.4】、已知同步RS 触发器的输入CP,R 和S 的电压波形如题P5-4图所示的波形，试画出Q 和Q 的输出波形。
（设触发器的初始状态nQ =0）解题思路：同步钟控RS 触发器是电位型触发器（高电平敏感CP=1），在CP 有效触发期间的状态随输入信号发生变化，n 1n Q R S Q+=+，约束条件：RS=0，R=S=1时出现1Q Q 1n 1n ==++。
CPSQR【5.5】、已知同步D 触发器CP 和D 端的输入电压波形如P5.5图所示，试画出Q 端的输出波形。
（设触发器的初始状态nQ =0）解题思路：同步式触发器是电位型触发器（假定高电平敏感CP=1），在CP 有效触发期间的状态随输入信号发生变化，D Q1n =+。
第5章 触发器
Q=1时，CP=1期间，主触置0，CP=0后，从触置0。
山东大学(威海)机电与信息工程学院 邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式， 并化简为最简形式，即特 性方程
山东大学(威海)机电与信息工程学院 邹晓玉 17
为适应单输入信号的需要，电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
山东大学(威海)机电与信息工程学院 邹晓玉 18
例：已知电平触发的SR触发器的输入信号波形，画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
山东大学(威海)机电与信息工程学院 邹晓玉 19
CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间，出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器， CP=1期间，输入信号仍 直接控制触发器输出端 状态。 CP=1时，S、R状态多次 变化，触发器输出状态随 着变化，触发器的抗干扰 能力较差。
0
1
1
0
1
0
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主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式， 并化简为最简形式，即特 性方程
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为适应单输入信号的需要，电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
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例：已知电平触发的SR触发器的输入信号波形，画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
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CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间，出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器， CP=1期间，输入信号仍 直接控制触发器输出端 状态。 CP=1时，S、R状态多次 变化，触发器输出状态随 着变化，触发器的抗干扰 能力较差。
0
1
1
0
1
0
数字逻辑2014-2015(2)复习资料
第一章数制与编码1、二、八、十、十六进制数的构成特点及相互转换；2、有符号数的编码；3、格雷码的特点；各种进制如何用BCD码表示；4、有权码和无权码有哪些？例：一、选择题1、（1100110）B=（）8421BCD=（）D=（）H=（）O （178）10=（）2=（）8421BCD=（）16=（）82、将数1101.11B转换为十六进制数为（ A ）A. D.C HB. 15.3HC. 12.E HD. 21.3H3、在下列一组数中，最大数是（）。
A.(258)DB.(100000001 )BC.(103)HD.(001001010111 )8421BCD4、若用8位字长来表示，（-62）D=( )原5、属于无权码的是（）A.8421 码B.余3 码C.2421 码D.自然二进制码6、分别用842lBCD码表示(10011000)2为（）A.230B.98C.9807、十进制数33的余3码为（）。
A.00110110B.110110C.01100110D.1001008、数字电路中使用的数制是（）。
A.二进制B.八进制C.十进制D.十六进制9、二进制数[101101]2和下列数中（）相等A.[46]10B.[2D]16C.[54]8D.[101101]BCD10、在时间和数值上都断续变化的离散信号叫做（）。
A.数字信号B.断续信号C.模拟信号D.连续信号二、判断题1、格雷码具有任何相邻码只有一位码元不同的特性。
（）2、8421BCD码、5421BCD码、2421BCD码都是有权的二-十进制编码。
（）3、BCD码是一种人为选定的0～9十个数字的代码，可以有许多种。
（）4、8421BCD码是有权的二-十进制编码。
( )第二章逻辑代数基础1、基本逻辑运算和复合逻辑运算的运算规律、电路符号；2、逻辑代数的基本定律及三个规则；3、逻辑函数表达式、逻辑图、真值表及相互转换；4、最小项、最大项的性质；5、公式法化简；卡诺图法化简（有约束的和无约束的）。
触发器的应用
而
在CP 由高变低时, 因SR 同时由低变高, 触发器的次态就不能确定, 故
同步SR 触发器的约束条件为SR =0。
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5. 3 时钟触发器的逻辑功能
• 3. 触发器功能的几种表示方法 • 1) 特性方程 • 将表5-3 SR 触发器的功能真值表, 经过图5-6 所示次态卡诺图的化简,
上一页 下一页 返回
5. 3 时钟触发器的逻辑功能
• T 触发器的逻辑功能可概括为: 当T =0 时, 触发器保持原状态不变; 当 T =1 时, 触发器状态与原状态相反, 即
• 本节中为了便于理解和叙述, 我们讨论SR、JK、D、T 四种触发器的 功能时, 仅以同步时钟触发器为例。实际上, 上述讨论的结论完全适用 于其他结构形式的时钟触发器(维持阻塞触发器、边沿触发器和主从 触发器), 它们的功能真值表、激励表、特性方程、状态图均与同步式 相应功能触发器完全一致。下面就讨论这些不同结构形式的时钟触发 器以及它们各自的触发方式。
第5 章 触发器的应用
• 5. 1 概述 • 5. 2 基本触发器 • 5. 3 时钟触发器的逻辑功能 • 5. 4 时钟触发器的结构及触发方式 • 5. 5 集成触发器及其应用
返回
5. 1 概 述
• 在数字系统中不但需要对“0” “1” 信息进行算术运算和逻辑运算, 还需要将这些信息和运算结果保存起来。为此, 需要使用具有记忆功 能的单元电路。能够存储0、1 信息的基本单元电路称为触发器(FlipFlop)。
• 触发器是一种具有记忆功能, 能存储一位二进制信息的逻辑电路。每 个触发器都应有两个互非的输出端Q 和 , 并且有两个基本性质:
• (1) 在一定的条件下, 触发器具有两个稳定的工作状态( “1” 态和“0” 态)。用触发器输出端Q 的状态作为触发器的状态。即当输出Q = 1, = 0 时, 表示触发器“1” 状态;当输出Q =0, =1, 表示触发器“0” 状态。
第5章触发器5.1基本RS触发器5.2同步触发器5.3主从触发
Q=0， Q=0
R=1 S=0
Q=0， Q=1
≥1
≥1
Q=0， Q=1
Q=0， Q=0
R=1 S=1
≥1
≥1
Q=1， Q=0
Q=0， Q=0
R=1 S=1
输入都有效，电路处于不定态0*
总结： 不论Qn=0(Qn=1)，还是Qn=1(Qn=0)，只要R 和S 均为有效输入时，电路将处于不定状态。与非门电路的不定态为“1*”，或非门电路的不定态为“0*”。
&
&
Q=0， Q=1
1 0
Q=0， Q=1
1 0
S=1 R=0
&
&
Q=1， Q=0
0 1
Q=1， Q=1
Q=0， Q=1
1 1
1 0
S=1 R=0
R有效，置“0”。但从“1”到“0”时历经不定态 。
1 0
Q=1， Q=1
1 1
输入都有效，电路处于不定态1*
&
&
Q=1， Q=0
0 1
Q=1， Q=1
1 1
&
&
Q=0， Q=1
1 0
Q=1， Q=1
1 1
Q=1， Q=0
0 1
&
&
Q=1， Q=0
0 1
Q=1， Q=0
0 1
S有效，置“1”。但从“0”到“1”时历经不定态
S=0 R=0
S=0 R=0
S=0 R=1
S=0 R=1
图5.1.4(b) 与非门基本RS触发器工作原理
不论Qn=0(Qn=1)，还是Qn=1(Qn=0) ，只要R无效S有效 ，最终电路被置为“1” 状态，即：Qn+1=Qn=1，Qn+1=Qn=0。(由“0”状态置为“1”状态时历经不定态)。
R=1 S=0
Q=0， Q=1
≥1
≥1
Q=0， Q=1
Q=0， Q=0
R=1 S=1
≥1
≥1
Q=1， Q=0
Q=0， Q=0
R=1 S=1
输入都有效，电路处于不定态0*
总结： 不论Qn=0(Qn=1)，还是Qn=1(Qn=0)，只要R 和S 均为有效输入时，电路将处于不定状态。与非门电路的不定态为“1*”，或非门电路的不定态为“0*”。
&
&
Q=0， Q=1
1 0
Q=0， Q=1
1 0
S=1 R=0
&
&
Q=1， Q=0
0 1
Q=1， Q=1
Q=0， Q=1
1 1
1 0
S=1 R=0
R有效，置“0”。但从“1”到“0”时历经不定态 。
1 0
Q=1， Q=1
1 1
输入都有效，电路处于不定态1*
&
&
Q=1， Q=0
0 1
Q=1， Q=1
1 1
&
&
Q=0， Q=1
1 0
Q=1， Q=1
1 1
Q=1， Q=0
0 1
&
&
Q=1， Q=0
0 1
Q=1， Q=0
0 1
S有效，置“1”。但从“0”到“1”时历经不定态
S=0 R=0
S=0 R=0
S=0 R=1
S=0 R=1
图5.1.4(b) 与非门基本RS触发器工作原理
不论Qn=0(Qn=1)，还是Qn=1(Qn=0) ，只要R无效S有效 ，最终电路被置为“1” 状态，即：Qn+1=Qn=1，Qn+1=Qn=0。(由“0”状态置为“1”状态时历经不定态)。
第5章 触发器
RD
SD
D
CP
4、特性方程 、
Qn+1=D
17
5.3.3 同步JK触发器 同步JK JK触发器
2、逻辑符号 1、电路结构
Q Q
Q & RD & CP J
Q & SD &
J 0 0 1 1 J CP K
3、功能表
K 0 1 0 1 Qn+1 Qn 0 1 Qn 说明 保持 置0 置1 翻转
K
4、特性方程 Qn+1=JQn+KQn Qn
CP J K
Q
Q
5.5 边沿触发器
• 特点：次态仅取决于CP上升沿或者下降沿 特点：次态仅取决于 上升沿或者下降沿 到达前瞬间的输入状态。 到达前瞬间的输入状态。 • 优点：可靠性高，抗干扰能力强，无空翻 优点：可靠性高，抗干扰能力强， 维持阻塞触发器（上升沿触发） 维持阻塞触发器（上升沿触发） • 分类 负边沿触发器（下降沿触发） 负边沿触发器（下降沿触发）
主从JK JK触发器 5.4.2 主从JK触发器
1、结构：将主从RS触发器的 、S端分别与 、Q端相 、结构：将主从 触发器的 触发器的R、 端分别与 端分别与Q、 端相 再分别从G7、 引出 引出J、 输入端 输入端。 连，再分别从 、G8引出 、K输入端。 2、特性方程：Qn+1=JQn+KQn（与JK触发器相同） 、特性方程： 触发器相同） 触发器相同
R-S触发器真值表（特性表） 触发器真值表（特性表） 触发器真值表 RD Q 0 & 1 RD 1 0 Q 1 & 0 SD 0 1 1 0 SD 1 0 1 0 Q 0 1 Q 1(复位 复位) 复位 0(置位 置位)
数字电子技术基础第五章触发器
S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10
(完整word版)数电1-10章自测题及答案(2)
第一章绪论一、填空题1、根据集成度的不同，数字集成电路分位以下四类：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路。
2、二进制数是以2为基数的计数体制,十六体制数是以16为基数的计数体制。
3、二进制数只有0和1两个数码，其计数的基数是2，加法运算的进位规则为逢二进一。
4、十进制数转换为二进制数的方法是：整数部分用除2取余法，小数部分用乘2取整法，十进制数23。
75对应的二进制数为10111.11。
5、二进制数转换为十进制数的方法是各位加权系数之和，二进制数10110011对应的十进制数为179。
6、用8421BCD码表示十进制时，则每位十进制数可用四位二进制代码表示，其位权值从高位到低位依次为8、4、2、1。
7、十进制数25的二进制数是11001，其对应的8421BCD码是00100101。
8、负数补码和反码的关系式是:补码=反码+1。
9、二进制数+1100101的原码为01100101，反码为01100101，补码为01100101。
-1100101的原码为11100101，反码为10011010,补码为10011011。
10、负数-35的二进制数是—100011，反码是1011100，补码是1011101。
二、判断题1、二进制数有0~9是个数码,进位关系为逢十进一。
（）2、格雷码为无权码,8421BCD码为有权码。
（√）3、一个n位的二进制数，最高位的权值是2^n+1. （√）4、十进制数证书转换为二进制数的方法是采用“除2取余法”. (√）5、二进制数转换为十进制数的方法是各位加权系之和。
（√)6、对于二进制数负数，补码和反码相同。
（)7、有时也将模拟电路称为逻辑电路。
（）8、对于二进制数正数,原码、反码和补码都相同. (√）9、十进制数45的8421BCD码是101101。
（）10、余3BCD码是用3位二进制数表示一位十进制数. ( ）三、选择题1、在二进制技术系统中,每个变量的取值为（A ）A、0和1B、0～7C、0~10D、0~F2、二进制权值为（B ）A、10的幂B、2的幂C、8的幂D、16的幂3、连续变化的量称为( B )A、数字量B、模拟量C、二进制量D、16进制量4、十进制数386的8421BCD码为（B ）A、0011 0111 0110B、0011 1000 0110C、1000 1000 0110D、0100 1000 01105、在下列数中，不是余3BCD码的是( C ）A、1011B、0111C、0010D、10016、十进制数的权值为（D ）A、2的幂B、8的幂C、16的幂D、10的幂7、负二进制数的补码等于（D )A、原码B、反码C、原码加1D、反码加18、算术运算的基础是（A ）A、加法运算B、减法运算C、乘法运算D、除法运算9、二进制数-1011的补码是（D ）A、00100B、00101C、10100D、1010110、二进制数最高有效位（MSB）的含义是( A )A 、最大权值B 、最小权值C 、主要有效位D 、中间权值第二章 逻辑代数基础一、填空题1、逻辑代数中三种最基本的逻辑运算是与运算、或运算、非运算。
数字电子技术第五章 触发器
0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的 另一个输入端；则VI1信号消 失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器 原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入 端低电平有效，正常工作时应使其无效(处于高电平)。
数电课件第五章锁存器和触发器
器和主从触发器等。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
第五章触发器L
及现态 xn (t )
的共同作用下，组合 Qln (t )
电路将产生输出函数
及控制函数 Fr (t )
。而控制函数 Wm (t )
用来建立记忆元件的新的状态输出函数，用
n Q1n1(t ),Q2 1(t ), , Qln1(t ) 表示，称为次态。这样时序电
路可由下面两组表达式描述：
n Fi (t ) f i [ x1 (t ), x2 (t ), , xr (t );Q1n (t ),Q2 (t ), Qln (t )]
i 1,2, , r
n Q n 1 (t ) q j [ x1 (t ), x2 (t ), , xl (t );Q1n (t ),Q2 (t ), Qln (t )] j
j 1,2, , l
5.1
触发器的电路结构与工作原理
触发器按电路结构分为基本RS触发器 、同步RS触发器、 主从触发器、边沿触发器。 5.1.1 基本RS触发器（又称 R-S 锁存器） 1 电路结构及工作原理:
n
S'
G3 &
R'
& G4
Qn 输出状态不变 0 1
输出状态与S状态相同 输出状态与S状态相同
S CP R
S
CP R (a) 逻辑电路
S CP R (b) 逻辑符号
1 1 1
（1）当CP＝0时，R'=S'=1， 触发器保持原来状态不变。
（2）当CP＝1时，工作情况 与基本RS触发器相同。
R、S高电平有效。
3．用或非门组成的基本RS触发器
1）电路结构 是由两个或非门输入输出互相交叉耦合构成。由于这种触 发器的触发信号是高电平有效，因此在逻辑符号的输入端 处没有小圆圈。用或非门组成的基本RS触发器的 逻辑电 路和 逻辑符号如下图所示。
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5. 2
同步(可控)RS触发器
5.状态转换图 同步RS触发器的状态转换图如图5-5所示。 6.状态波形图 同步RS触发器的状态波形图如图5-6所示。
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5. 3
主从JK触发器
同步RS触发器与基本RS触发器相比较，其性能有所改善。但同步RS触 发器的触发方式为脉冲触发，因此实际应用中存在空翻现象，即在CP =1期间，触发器的状态可能发生多次翻转。另外这种触发器的输入状态 不能同时为“1”所以在应用中往往受到限制，而采用边沿触发器就能解 决在CP脉冲一个周期内.输出状态只改变一次.主从JK触发器就能克服上 述不足。 1.电路结构及符号 主从JK触发器的电路结构及符号如图5-7所示。 主从JK触发器在由两个相同的同步RS触发器组成的主从RS触发器的基 础上，又加上两条反馈线构成的。G1~G4组成的同步RS触发器为从触发 器; G5~G8组成的同步RS触发器为主触发器。
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5. 2
同步(可控)RS触发器
3.真值表 主从JK触发器的逻辑功能如表5-5所示。 4.特征方程 根据主从JK触发器的功能特性(表5-5)，可以得到特征方程为 Qn+1=JQn + KQn 5.状态转换图 根据主从JK触发器的功能特性(表5-5) ，可得到主从JK触发器的状态转 换图如图5-8所示。 6.波形图 根据主从JK触发器的功能特性(表5-5)，可得到主从JK触发器的状态波 形图如图5-9所示。
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5. 2
同步(可控)RS触发器
在CP =1期间，G7和G8被打开，主触发器的状态根据J, K输入信号的变 化而改变，并存在主触发器中等待输出。因G3和G4被封锁，所以从触发 器保持原状态不变。 在CP由“1”变“0”时刻，G3和G4被打开.从触发器按主触发器的状态翻 转，而G7和G8被封锁，此后J，K输入信号的改变不会引起主触发器的 变化，而从触发器的状态也不会改变，就保证了在CP脉冲的一个周期 内，触发器的输出状态只在脉冲的下降沿时刻改变一次，具体分析如下。 (1)无论触发器的原态是“0”或“1”。在CP = 1期间。J=1、K=0时，根 据同步RS触发器的功能。主触发器置“1”态。当CP脉冲的下降沿到来 时，从触发器也置“1”态，即Qn+1 = 1 。在CP=0期间， G7和G8被封锁， 主触发器的状态保持不变。
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5. 2
同步(可控)RS触发器
同步RS触发器是在基本RS触发器中增加两个“与非门” G3和G4组成时 钟控制门构成的。逻辑图如图5-4 (a)所示，逻辑符号如图5-4(b)所示。 2.电路的工作原理 由于它含有基本RS触发器.不受时钟脉冲控制，所以同步RS触发器有置 “1”和置“0”的功能，只有当Sd=Rd=1时，才能反映输入变量R, S在 CP脉冲控制下的输出状态。但是在CP=0时， G3和G4均被封闭，R、S 信号根本进不去，相当于基本RS触发器的输入为1,所以触发器的状态保 持不变，输出Qn+1 = Qn ;当CP=1时，G3和G4才能打开，其逻辑功能如 下。 (1) S=0, R=0时，G3=1，G4 =1， Qn+1 = Qn 。 (2) S=0, R=1时，G3=1，G4 =0， Qn+1 = 0 。 (3) S=1, R=0时，G3=0，G4 =1， Qn+1 = 1 。
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第 5章
集成触发器
在数字电路中，组合逻辑电路的输出状态仅取决于电路当前的输入状态， 而与电路以前的状态无关。但数字电路也需要对各种数字信号进行处理 和运算，因此就需要将以前的运算结果保存起来，以备使用。这就需要 数字电路具有记忆功能)本章讲述的触发器就是可以实现存储一位二进制 数字信号的功能。可以通过将多个触发器组合成集成触发器实现多位二 进制信号的存储。 触发器具有3个基本特性。 (1)有两个能自行保持的稳定状态，可分别表示二进制数码0和1。 (2)在输入信号作用下，两个稳态可相互转换(称为翻转)。 (3)已转换的稳定状态在输入信号消失之后仍能长期保持下来，这就使得 触发器能够记忆二进制信息。常用作二进制存储单元。
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5. 1
基本RS触发器
1.逻辑结构及符号 基本RS触发器电路结构最简单，它是构成其他触发器的基本组成单元， 逻辑电路如图5-1 (a)所示、逻辑符号如图5-1 (b)所示，它由两个“与非 门”G1和G2的输入端和输出端相互交叉反馈连接而成。Q、Q为输出端， Q与Q端的电平总是一高一低，互为“0”“1”。Sd、Rd端为输入端，小圆 圈表示低电平有效，即只有输入信号为低电平(“0”)时，才能触发电路， 为高电平(“1”)时，对电路无影响。 2.电路的工作原理 触发器逻辑功能分析方法，是根据电路结构建立输入、输出之间的逻辑 关系。然后分析其逻辑功能。几种情况分析如下。
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5. 2
同步(可控)RS触发器
因此从触发器的状态也不变，主从JK触发器在CP=0期间状态保持不变。 (2)无论触发器的原态是“0”或“1”态。在CP=1期间。J=1, K=0时，根 据同步RS触发器的功能，主触发器置1态。当CP脉冲的下降沿到来时， 从触发器也置1态，即Qn+1 = 1 。在CP=0期间， G7和G8被封锁，主触 发器的状态保持不变，因此从触发器的状态也不变，即主从K触发器在 CP=0期间状态保持不变——置“1”功能。 (3)无论触发器的原态是“0”或“1”态，在CP=1期间，J=0, K=1时，根 据同步RS触发器的功能，主触发器置“0”态。当CP脉冲的下降沿到来 时.从触发器也置0态，即Qn+1=0。在CP=0期间， G7和G8被封锁，主触 发器的状态保持不变，因此从触发器的状态也不变，即在CP=0期间状 态保持不变——置“0”功能。
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5. 1
基本RS触发器无论触发器原来是何状态，其次态一定为“1”,即 Qn+1=1，触发器处于置位状态。 (2)当Sd=1, Rd=0时，无论触发器原来是何状态.其次态一定为“0”,即 Qn+1 = 0，触发器处于复位状态。 (3)当Sd=Rd=1时，触发器状态不变，维持原态，即Qn+1 = Qn。 (4)当Sd=Rd=0时，即Qn+1 = Qn+1=1 ，破坏了触发器的正常工作，使触 发器失效，而且当输入条件同时消失时，触发器处于不定状态这种情况 是不允许的，因此使用时禁止Sd=Rd=0出现。 3.真值表 基本RS触发器的真值表是将输入、输出的逻辑关系列成如表5-1所示的 表格。
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5. 2
同步(可控)RS触发器
(5)如果触发器的原态是“0”态，在CP=1期间，J=1, K=1时， G7=0、 G8 =1，根据同步RS触发器的功能.主触发器置“1”态，当CP脉冲的下 降沿到来时，从触发器也置“1”态，即Qn+1 =1, Qn+1=Qn ——翻转功能。 (6)如果触发器的原态是“1”态，在CP = 1期间，J=1, K=1时，G7=1、 G8 =0 ，根据同步RS触发器的功能，主触发器置“0”态，当CP脉冲的 下降沿到来时，从触发器也置“0”态，即Qn+1 =0, Qn+1=Qn ——翻转功 能。 根据以上分析，总结主从.T K触发器的逻辑关系如下。 (1)若J，K端相异，则下一个输出状态:Qn+1 = J。 (2)若J=K=0，则下一个输出状态: Qn+1=Qn 。 (3)若J=K=1，则下一个输出状态: Qn+1=Qn 。
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5. 1
基本RS触发器
从真值表5-1中可以看出基本RS触发器的逻辑功能是:保持记忆、置“1”、 置“0”的功能，如表5-2所示。在表中Qn为触发器目前的状态，Qn+1为 触发器在输入端信号作用下的下一个状态(即次态) 。 4.特征方程 特征方程又称为状态方程或特性方程，根据表5-1可以用卡诺图化简得 到输入与输出之间的逻辑函数表达式，不允许出现的情况就采用约束条 件表示，即 Qn+1 =Sd+ RdQn Sd+ Rd =1 约束条件表示，基本RS触发器的输入端不允许同时出现为0的情况。 5.状态转换图
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5. 2
同步(可控)RS触发器
从触发器的输入信号是主触发器的输出信号Q和Q。G5门是一个非门， 其作用是将CP反相后控制从触发器逻辑电路如图5-7 (a)所示，逻辑符号 如图5-7 (b)所示。输出端Q和Q交叉反馈到G7和G8的输入端，以保证G7 和G8的输入为互补状态。J , K端为信号输入端，Q和Q为触发器的两个 互补输出端。 由于时钟脉冲的下降沿到来时，触发器的状态发生改变，因此主从.lK触 发器的触发方式为下降沿触发，在如图5-7(b)中CP端加小圆圈表示下降 沿触发。 2.电路的工作原理(Sd=Rd=1)
第 5章
1 2
集成触发器
5.1
5.2 5.3 5. 4 5.5
基本RS触发器
同步(可控)RS触发器 主从JK触发器 D触发器 触发器的转换
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3
4 5
第一章 保持阳光心态
6 7
5.6
触发器的应用
实验技能训练八
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第 5章
集成触发器
教学目标 1.熟悉各种触发器的电路结构和逻辑功能分类。 2.理解各种触发器的触发方式、工作特点以及逻辑功能描述方法。 3.熟悉各种触发器的使用方法和相互转换方法。 触发器是数字逻辑电路中的另一类基本单元电路。它是一种最简单的时 序电路。是构成其他时序电路的最基本的单元电路。触发器具备两个稳 定状态，即“0”态和“1”态.这两种稳定状态可以分别代表二进制数码。 和1如果外加合适的触发信号，触发器的状态可以相互转换。这种电路 的特点是具有记忆功能。