数字电路综合设计
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
编译按钮
下载按钮
.
23
4、开发流程
打开Quartus II 13.1软件 创建保存工程文件的文件夹 创建新的工程 创建新的设计文件
（原理图，VHDL代码，波形图等）
编译 仿真 定义引脚pin
重新编译后下载 测试并.记录结果
24
二、在QuartusII13.1环境下建立工程
工程创建时的准备工作 QuartusII通过“工程（Project）”来管
.
利用EDA技术进行电子系统的设计，具有以下几个特点：
① 用软件的方式设计硬件； ② 用软件方式设计的系统到硬件系统的转换是由有关
的开发软件自动完成的； ③ 设计过程中可用有关软件进行各种仿真； ④ 系统可现场编程，在线升级； ⑤ 整个系统可集成在一个芯片上，体积小、功耗低、
可靠性高。 因此，EDA技术是现代电子设计的发展趋势。
.
34
绘图辅助工具栏介绍
1、画线及选择工具 2、文本工具
3、符号工具，点击后可调 出前面添加元件的窗口
4、窗口缩放工具 选中后，右键放大，左键缩小
5、窗口全屏显示，按“ESC”退出
其余工具按钮不常用， 这里不介绍
注意：使用窗口缩放工具按钮后，请切换回画线及选择
工具按钮，才能对绘图进行编. 辑。
35
.
课程设计实验板
.
1.3 面向FPGA/CPLD的开发流程
文本编辑器 图形编辑器 生成VHDL源程序
VHDL源程序
行为仿真
VHDL 仿真器
功能仿真
时序仿真
VHDL综合器 逻辑综合、优化
网表文件 (EDIF,XNF,VHDL¡)
FPGA/CPLD 布线/适配器 自动优化、布局、布线/适配
熔丝图、SRAM文件、 VHDL/Verilog网表
实验开发板所使用的器件为ALtera公司Cyclone IV E系列 （Family）的EP4CE15E22C8（. Avaliable devices）
28
4、EDA 工具设置
选择第三方EDA仿真 工具（ModelSimAltera）
设置完毕后单击“Next”
.
29
5、完成!
工程创建完毕，在工程管理器界 面出现所选用的器件系列、器件 名及工程文件名；
.
1.2 EDA技术的主要内容
1. 大规模可编程逻辑器件 FPGA: Field Programmable Gate Array CPLD: Complex Programmable Logic Device
SOC: System On Chip
.
2. 硬件描述语言(HDL)
HDL
VHDL Verilog HDL ABEL AHDL SystemVerilog SystemC
52
2020/5/7
调用元件库中LPM计数器，用VHDL实现3-8 译码器完成的8位流水灯：
.
四、全程编译
完成输入设计后，进行全程编译，步骤如下：
选择菜单Processing>Start Compilation， 或者单击 按钮，即启 动了完全编译
54
关于全程编译
启动全程编译：
选择Processing/Start Compilation,自动完成分析、 排错、综合、适配、汇编及时序分析的全过程。
.
20
若注册请求界 面还未消失
请按左图选择 在下图中重设
文件指向路径
.
2、Quartus II 13.1主界面操作环境
1、Project Navigator（工程管理器）
4、工作区域
2、Status window（状态窗口）
3、Message window（信息窗口）
.
22
3、常用工具栏
.
调用LPM宏功能模块方法介绍(以计数器为例)
在原理图编辑模式下，双击鼠标左键，在弹出的库文件中打开megafunctions文 件夹，选择需要的LPM宏模块，设置参数后即可放置在原理图中。
.
.
.
.
.
.
.
.
.
3、VHDL程序设计文件创建方法
VHDL文件
.
保存文件名与实 体名一致
分别输入“input”和“74138”时的预览窗口
输入INPUT，库里已有的 端口符号会预览在这里
单击OK，即可将预览的 端口符号/元件放置在绘图区
.
输入74138，库里已有的
元件会预览在这里
36
从符号库中调出JKFF、74138、VCC、GND、 INPUT、OUTPUT等符号/端口，排放整齐;
完成画线连接操作
鼠标放到端点处，会自动变为小十字形，按下左键 拖动到目标处，释放后即完成本次画线操作
若要画折线，在转折处单击一次左键，继续拖动即 可；
为INPUT、OUTPUT端口命名：双击该输出 端口，在弹出的窗口中输入名称即可。
.
37
调用元件库中基本数字电路分立元件完成的8 位流水灯电路原理图：
开始菜单\运行中输入命令：cmd，打开dos命令窗； 在命令窗中输入： ipconfig/all，即列出本机物理地址
physiccal address； 用记事本打开本机D:\Altera目录下的License.Dat文件，
将其中的Host ID替换为本机的物理地址即完成破解。 （替换时需注意不能插入空格并去掉符号“-” ） 保存文件并关闭，重启Quartus，注册许可界面已消失。
32
2、原理图设计文件创建方法
(1) 上图中，选择Block Diagram/Schematic File，点击 ok后即得如下界面：
绘图辅助工具 原理图编辑区
.
33
(2) 打开元件库，调用内置元件及端口
在绘图区双击鼠标左键，即弹出添加元件的窗口
这里可查看 库中所有的 元件或端口
在此输入已 知的元件名， 可以快速地 调出元件或 信号端口并 预览
过菜单项Project /Add_Remove……在工
程中添加新建立的设计文件，也可以删除不需要
的设计文件。编译时将按此选项卡中列出的文件
处理。
.
31
三、在QuartusII工程下建立设计文件
1、在File菜单下点击“New”，即弹出新建文件窗口
原理图文件 VHDL文件
波形图文件
QuartusII支持原理图输入、VHDL. 语言输入等多种设计输入方式
.
3. 目标器件的布线/适配
所谓逻辑适配，就是将由综合器产生的 网表文件针对某一具体的目标器进行逻辑映射 操作，其中包括底层器件配置、逻辑分割、逻 辑优化、布线与操作等，配置于指定的目标器 件中，产生最终的下载文件。
.
4. 目标器件的编程/下载
如果编译、综合、布线/适配和行为仿真、 功能仿真、时序仿真等过程都没有发现问题， 即满足原设计的要求，则可以将由布线/适配 器产生的配置/下载文件通过编程器或下载电 缆载入目标芯片FPGA或CPLD中。
.
5. 设计过程中的有关仿真
行为仿真：将VHDL设计源程序直接送到VHDL仿真器中 所进行的仿真。该仿真只是根据VHDL的语义进行的， 与具体电路没有关系。 功能仿真：将综合后的VHDL网表文件再送到VHDL仿真 器中所进行的仿真。 时序仿真：将布线器/适配器所产生的VHDL网表文件送 到VHDL仿真器中所进行的仿真。
.
6. 硬件测试
所谓硬件测试，就是FPGA或CPLD直接用于应 用系统的设计中，将下载文件下载到FPGA后，对 系统的设计进行的功能检测的过程。
硬件测试的目的，是为了在真实的环境中检 验VHDL设计的运行情况。
.
2、 QuartusII的使用方法（以8 位流水灯的设计，仿真与实现为例）
.
流水灯实验原理
单击“Finish”，完成工程创建
.
30
综上所述，创建工程时的几个步骤如下：
（1）指定工程所在的工作库文件夹、工程名及设 计实体名；
（2）将设计文件加入工程中，若无设计文件直接 跳过；
（3）选择目标芯片（开发板上的芯片类型）；
（4）选择仿真工具类型；
（5）完成创建。
工程建立后，若需要新增设计文件，可以通
.
4. 实验开发系统
实验开发系统提供芯片下载电路及EDA实验/开发的 外围资源，以供硬件验证用。一般包括：
① 实验或开发所需的各类基本信号发生模块，包括 时钟、脉冲、高低电平等；
② FPGA/CPLD输出信息显示模块，包括数码显示、 发光管显示、声响指示等；
③FPGA/CPLD目标芯片和编程下载电路。
编译过程中，错误信息通过下方的信息栏指示（红 色字体）。
双击错误信息，可以定位到错误所在处，改正后再 次进行编译直至排除所有错误；
编译成功后，会弹出编译报告，显示相关编译信息。
测试电路 硬件测试
编程器/下载电缆
.
编程、下载
功能仿真 门级
时序仿真 仿真器
1、 设计输入
➢图形输入
原理图输入 状态图输入 波形图输入
➢硬件描述语言文本输入
.
2. 逻辑综合 所谓逻辑综合，就是将电路的高级语
言描述(如HDL、原理图或状态图形的描述) 转换成低级的，可与FPGA/CPLD或构成ASIC 的门阵列基本结构相映射的网表文件。
Q0 A0
CP
8进制 Q1 A1 3-8线
计数器 Q2 A2 译码器
八进制计数器可以通过将3个JK或D触发器 先组成T’触发器，然后再级联为异步计数器
.
一、准备
1、使用QuartusII软件之前，请确保软件已正常破解
若启动QuartusII时看到如下注册许可界面，则说明软件 尚未注册许可，需要进行认证后才能正常使用：
………………………………
流水灯是一种效果灯光，它通过按固定的规律将 LED点亮或熄灭
上图给出了一种简单的流水灯状态变化示意图， 用逻辑电路控制8个LED灯，始终保持7亮1暗， 在脉冲信号CP的推动下循环流动；
将灯亮用1表示，灯灭用0表示； . 18
使用八进制计数器产生74LS138地址端所需的8个 地址信号，将计数输出Q0、Q1、Q2分别接入 74LS138的A0、A1、A2，为计数器提供低频连续 脉冲CP，即可在74LS138的8个输出端获得流水灯 的连续状态输出
第四次：课程设计课题的检查及提问答辩。课程完成后提 交课程设计总报告。
最后成绩评定：考勤+平时实验情况+课程设计报告+最后
检查及答辩。
.
1、EDA介绍
1.1 电子设计自动化技术及其发展
EDA：Electronic Design Automation
EDA 技术是在电子CAD技术基础上发展起 来的计算机软件系统，是指以计算机为工作平台， 融合了应用电子技术、计算机技术、信息处理及 智能化技术的最新成果，进行电子产品的自动设 计。主要能辅助进行三方面的设计工作：IC设计， 电子电路设计以及PCB设计。
.
设置完毕后单击“Next”
基于已有项目创建工程 （一般 不使用）
26
2、为创建的工程添加设计文件
添加用户的设计文件
- 选中待添加的文件后点击 “Add”，若暂无文件， 直接点击“Next”
设置完毕后单击“Next”
.
27
3、器件选择
选择FPGA器件所 属系列
选择FPGA器件型号
设置完毕后单击“Next”
英文全名是VHห้องสมุดไป่ตู้IC (Very High
Speed Integrated Circuit) Hardware Description Language
.
3. 软件开发工具
Altera公司:MAX+PLUSII和QuartusII Xilinx公司：Foundation和ISE Lattice公司：ispEXPERT
.
设置置顶，并编译当前的VHDL文件
启动全程编译
在图示位置菜单中选择“Set as Top-Level Entity”
若出现报错，根据提 示，排查错误
创建用户自己的元件符号
在图示位置菜单中选择 “Creat Symbol File for
Current File”
将自己的设计描述生成元件 符号，供原理图方式调用 （自己设计的元件在元件库 的project文件夹内）
理设计文件，必须为此工程创建一个放置与此 工程相关的所有设计文件的文件夹； 此文件夹名不宜用中文，也最好不要用数字， 应放到磁盘上容易找到的地方，不要放在软件 的安装目录中； 建立完工程文件夹后再进行后续操作……
.
25
1、工程创建向导
文件菜单
选择文件的存放路径 工程文件名，建立在用户 自己的目录下，不要使用 软件的安装目录或系统目 录 顶层实体名，一般和工程 名相同
数字电路综合设计
电子实验中心
.
课程要求
本课程分四次实验进行，每次4学时。实验一人一组，四 次实验安排如下：
第一次：EDA相关理论知识讲解；介绍QUARTUS II 软 件的使用方法，完成流水灯的设计，仿真和下载实现；
第二次：介绍课程设计课题要求及相关的理论知识，自行 进行相关模块的设计及仿真；
第三次：继续完成整个课程设计课题的设计与实现；
下载按钮
.
23
4、开发流程
打开Quartus II 13.1软件 创建保存工程文件的文件夹 创建新的工程 创建新的设计文件
（原理图，VHDL代码，波形图等）
编译 仿真 定义引脚pin
重新编译后下载 测试并.记录结果
24
二、在QuartusII13.1环境下建立工程
工程创建时的准备工作 QuartusII通过“工程（Project）”来管
.
利用EDA技术进行电子系统的设计，具有以下几个特点：
① 用软件的方式设计硬件； ② 用软件方式设计的系统到硬件系统的转换是由有关
的开发软件自动完成的； ③ 设计过程中可用有关软件进行各种仿真； ④ 系统可现场编程，在线升级； ⑤ 整个系统可集成在一个芯片上，体积小、功耗低、
可靠性高。 因此，EDA技术是现代电子设计的发展趋势。
.
34
绘图辅助工具栏介绍
1、画线及选择工具 2、文本工具
3、符号工具，点击后可调 出前面添加元件的窗口
4、窗口缩放工具 选中后，右键放大，左键缩小
5、窗口全屏显示，按“ESC”退出
其余工具按钮不常用， 这里不介绍
注意：使用窗口缩放工具按钮后，请切换回画线及选择
工具按钮，才能对绘图进行编. 辑。
35
.
课程设计实验板
.
1.3 面向FPGA/CPLD的开发流程
文本编辑器 图形编辑器 生成VHDL源程序
VHDL源程序
行为仿真
VHDL 仿真器
功能仿真
时序仿真
VHDL综合器 逻辑综合、优化
网表文件 (EDIF,XNF,VHDL¡)
FPGA/CPLD 布线/适配器 自动优化、布局、布线/适配
熔丝图、SRAM文件、 VHDL/Verilog网表
实验开发板所使用的器件为ALtera公司Cyclone IV E系列 （Family）的EP4CE15E22C8（. Avaliable devices）
28
4、EDA 工具设置
选择第三方EDA仿真 工具（ModelSimAltera）
设置完毕后单击“Next”
.
29
5、完成!
工程创建完毕，在工程管理器界 面出现所选用的器件系列、器件 名及工程文件名；
.
1.2 EDA技术的主要内容
1. 大规模可编程逻辑器件 FPGA: Field Programmable Gate Array CPLD: Complex Programmable Logic Device
SOC: System On Chip
.
2. 硬件描述语言(HDL)
HDL
VHDL Verilog HDL ABEL AHDL SystemVerilog SystemC
52
2020/5/7
调用元件库中LPM计数器，用VHDL实现3-8 译码器完成的8位流水灯：
.
四、全程编译
完成输入设计后，进行全程编译，步骤如下：
选择菜单Processing>Start Compilation， 或者单击 按钮，即启 动了完全编译
54
关于全程编译
启动全程编译：
选择Processing/Start Compilation,自动完成分析、 排错、综合、适配、汇编及时序分析的全过程。
.
20
若注册请求界 面还未消失
请按左图选择 在下图中重设
文件指向路径
.
2、Quartus II 13.1主界面操作环境
1、Project Navigator（工程管理器）
4、工作区域
2、Status window（状态窗口）
3、Message window（信息窗口）
.
22
3、常用工具栏
.
调用LPM宏功能模块方法介绍(以计数器为例)
在原理图编辑模式下，双击鼠标左键，在弹出的库文件中打开megafunctions文 件夹，选择需要的LPM宏模块，设置参数后即可放置在原理图中。
.
.
.
.
.
.
.
.
.
3、VHDL程序设计文件创建方法
VHDL文件
.
保存文件名与实 体名一致
分别输入“input”和“74138”时的预览窗口
输入INPUT，库里已有的 端口符号会预览在这里
单击OK，即可将预览的 端口符号/元件放置在绘图区
.
输入74138，库里已有的
元件会预览在这里
36
从符号库中调出JKFF、74138、VCC、GND、 INPUT、OUTPUT等符号/端口，排放整齐;
完成画线连接操作
鼠标放到端点处，会自动变为小十字形，按下左键 拖动到目标处，释放后即完成本次画线操作
若要画折线，在转折处单击一次左键，继续拖动即 可；
为INPUT、OUTPUT端口命名：双击该输出 端口，在弹出的窗口中输入名称即可。
.
37
调用元件库中基本数字电路分立元件完成的8 位流水灯电路原理图：
开始菜单\运行中输入命令：cmd，打开dos命令窗； 在命令窗中输入： ipconfig/all，即列出本机物理地址
physiccal address； 用记事本打开本机D:\Altera目录下的License.Dat文件，
将其中的Host ID替换为本机的物理地址即完成破解。 （替换时需注意不能插入空格并去掉符号“-” ） 保存文件并关闭，重启Quartus，注册许可界面已消失。
32
2、原理图设计文件创建方法
(1) 上图中，选择Block Diagram/Schematic File，点击 ok后即得如下界面：
绘图辅助工具 原理图编辑区
.
33
(2) 打开元件库，调用内置元件及端口
在绘图区双击鼠标左键，即弹出添加元件的窗口
这里可查看 库中所有的 元件或端口
在此输入已 知的元件名， 可以快速地 调出元件或 信号端口并 预览
过菜单项Project /Add_Remove……在工
程中添加新建立的设计文件，也可以删除不需要
的设计文件。编译时将按此选项卡中列出的文件
处理。
.
31
三、在QuartusII工程下建立设计文件
1、在File菜单下点击“New”，即弹出新建文件窗口
原理图文件 VHDL文件
波形图文件
QuartusII支持原理图输入、VHDL. 语言输入等多种设计输入方式
.
3. 目标器件的布线/适配
所谓逻辑适配，就是将由综合器产生的 网表文件针对某一具体的目标器进行逻辑映射 操作，其中包括底层器件配置、逻辑分割、逻 辑优化、布线与操作等，配置于指定的目标器 件中，产生最终的下载文件。
.
4. 目标器件的编程/下载
如果编译、综合、布线/适配和行为仿真、 功能仿真、时序仿真等过程都没有发现问题， 即满足原设计的要求，则可以将由布线/适配 器产生的配置/下载文件通过编程器或下载电 缆载入目标芯片FPGA或CPLD中。
.
5. 设计过程中的有关仿真
行为仿真：将VHDL设计源程序直接送到VHDL仿真器中 所进行的仿真。该仿真只是根据VHDL的语义进行的， 与具体电路没有关系。 功能仿真：将综合后的VHDL网表文件再送到VHDL仿真 器中所进行的仿真。 时序仿真：将布线器/适配器所产生的VHDL网表文件送 到VHDL仿真器中所进行的仿真。
.
6. 硬件测试
所谓硬件测试，就是FPGA或CPLD直接用于应 用系统的设计中，将下载文件下载到FPGA后，对 系统的设计进行的功能检测的过程。
硬件测试的目的，是为了在真实的环境中检 验VHDL设计的运行情况。
.
2、 QuartusII的使用方法（以8 位流水灯的设计，仿真与实现为例）
.
流水灯实验原理
单击“Finish”，完成工程创建
.
30
综上所述，创建工程时的几个步骤如下：
（1）指定工程所在的工作库文件夹、工程名及设 计实体名；
（2）将设计文件加入工程中，若无设计文件直接 跳过；
（3）选择目标芯片（开发板上的芯片类型）；
（4）选择仿真工具类型；
（5）完成创建。
工程建立后，若需要新增设计文件，可以通
.
4. 实验开发系统
实验开发系统提供芯片下载电路及EDA实验/开发的 外围资源，以供硬件验证用。一般包括：
① 实验或开发所需的各类基本信号发生模块，包括 时钟、脉冲、高低电平等；
② FPGA/CPLD输出信息显示模块，包括数码显示、 发光管显示、声响指示等；
③FPGA/CPLD目标芯片和编程下载电路。
编译过程中，错误信息通过下方的信息栏指示（红 色字体）。
双击错误信息，可以定位到错误所在处，改正后再 次进行编译直至排除所有错误；
编译成功后，会弹出编译报告，显示相关编译信息。
测试电路 硬件测试
编程器/下载电缆
.
编程、下载
功能仿真 门级
时序仿真 仿真器
1、 设计输入
➢图形输入
原理图输入 状态图输入 波形图输入
➢硬件描述语言文本输入
.
2. 逻辑综合 所谓逻辑综合，就是将电路的高级语
言描述(如HDL、原理图或状态图形的描述) 转换成低级的，可与FPGA/CPLD或构成ASIC 的门阵列基本结构相映射的网表文件。
Q0 A0
CP
8进制 Q1 A1 3-8线
计数器 Q2 A2 译码器
八进制计数器可以通过将3个JK或D触发器 先组成T’触发器，然后再级联为异步计数器
.
一、准备
1、使用QuartusII软件之前，请确保软件已正常破解
若启动QuartusII时看到如下注册许可界面，则说明软件 尚未注册许可，需要进行认证后才能正常使用：
………………………………
流水灯是一种效果灯光，它通过按固定的规律将 LED点亮或熄灭
上图给出了一种简单的流水灯状态变化示意图， 用逻辑电路控制8个LED灯，始终保持7亮1暗， 在脉冲信号CP的推动下循环流动；
将灯亮用1表示，灯灭用0表示； . 18
使用八进制计数器产生74LS138地址端所需的8个 地址信号，将计数输出Q0、Q1、Q2分别接入 74LS138的A0、A1、A2，为计数器提供低频连续 脉冲CP，即可在74LS138的8个输出端获得流水灯 的连续状态输出
第四次：课程设计课题的检查及提问答辩。课程完成后提 交课程设计总报告。
最后成绩评定：考勤+平时实验情况+课程设计报告+最后
检查及答辩。
.
1、EDA介绍
1.1 电子设计自动化技术及其发展
EDA：Electronic Design Automation
EDA 技术是在电子CAD技术基础上发展起 来的计算机软件系统，是指以计算机为工作平台， 融合了应用电子技术、计算机技术、信息处理及 智能化技术的最新成果，进行电子产品的自动设 计。主要能辅助进行三方面的设计工作：IC设计， 电子电路设计以及PCB设计。
.
设置完毕后单击“Next”
基于已有项目创建工程 （一般 不使用）
26
2、为创建的工程添加设计文件
添加用户的设计文件
- 选中待添加的文件后点击 “Add”，若暂无文件， 直接点击“Next”
设置完毕后单击“Next”
.
27
3、器件选择
选择FPGA器件所 属系列
选择FPGA器件型号
设置完毕后单击“Next”
英文全名是VHห้องสมุดไป่ตู้IC (Very High
Speed Integrated Circuit) Hardware Description Language
.
3. 软件开发工具
Altera公司:MAX+PLUSII和QuartusII Xilinx公司：Foundation和ISE Lattice公司：ispEXPERT
.
设置置顶，并编译当前的VHDL文件
启动全程编译
在图示位置菜单中选择“Set as Top-Level Entity”
若出现报错，根据提 示，排查错误
创建用户自己的元件符号
在图示位置菜单中选择 “Creat Symbol File for
Current File”
将自己的设计描述生成元件 符号，供原理图方式调用 （自己设计的元件在元件库 的project文件夹内）
理设计文件，必须为此工程创建一个放置与此 工程相关的所有设计文件的文件夹； 此文件夹名不宜用中文，也最好不要用数字， 应放到磁盘上容易找到的地方，不要放在软件 的安装目录中； 建立完工程文件夹后再进行后续操作……
.
25
1、工程创建向导
文件菜单
选择文件的存放路径 工程文件名，建立在用户 自己的目录下，不要使用 软件的安装目录或系统目 录 顶层实体名，一般和工程 名相同
数字电路综合设计
电子实验中心
.
课程要求
本课程分四次实验进行，每次4学时。实验一人一组，四 次实验安排如下：
第一次：EDA相关理论知识讲解；介绍QUARTUS II 软 件的使用方法，完成流水灯的设计，仿真和下载实现；
第二次：介绍课程设计课题要求及相关的理论知识，自行 进行相关模块的设计及仿真；
第三次：继续完成整个课程设计课题的设计与实现；