数字钟综合设计与制作
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⑤校时电路部分
图3-8校时电路（时、分）仿真图
74LS161时钟上升沿有效，进位需要先产生一个低电平，再给一个高电平，从而形成上升沿。所以，根据这个原理，我们可以人为地制造上升沿，根据我们的需要，进位，从而达到校正时间的目的。由于不能改变74LS161的边沿触发特性，所以需要使用两个与非门，使脉冲信号不发生改变，传往下一级。与非门的放置位置会影响整个电路的结果。经过反复尝试，在单刀双掷开关两侧各放置一个与非门，能够实现正常的校时功能。
24进制计数器的时个位、时十位输入端都预置0000。时个位输出端预先假设为1001即十进制9，时十位预先假设为0010即十进制2。将时个位假设为1的两个输出端接入二输入与非门，当且仅当时个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。将时十位 与时个位 接入与非门，当且仅当时计数为24时，与非门输出低电平，时个位、时十位异步清零，重新开始计数。
图3-1电路总体框图
2、各子模块原理与电路设计
①振荡电路
图3-2振荡电路仿真图ቤተ መጻሕፍቲ ባይዱ
根据公式 计算出
②计数部分
图3-3分、秒计数模块（60进制计数器）仿真图
图3-4时计数模块（24进制计数器）仿真图
图3-5时计数模块（12进制计数器）仿真图
60进制计数器采用置数法，分个位、秒个位、分十位、秒十位输入端都预置0000。分个位、秒个位输出端预先假设为1001即十进制9，分十位、秒十位预先假设为0101即十进制5。将两对假设为1的两个输出端接入两个二输入与非门，当且仅当分十位和秒十位输出为5以及分个位和秒个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。
三、实验原理及电路设计：
1、设计方案与模块框图
利用NE555构成自激多谐振荡器，输出一个频率为1024Hz的脉冲信号。因为数字钟需要的是1Hz的信号，所以需要进行分频处理。这里采用了1024分频，利用三片74LS161分别进行8分频、8分频和16分频，最终得到1Hz的脉冲信号。60秒为1分钟，所以需要一个60进制的计数器。这里还是使用74LS161，通过同步置数进行循环，秒计数每满60向分计数进1，然后自身清零。60分钟为1小时，所以分计数采用的方法和秒计数一样。当分计数和秒计数同时进位时，扬声器发声，即为整点报时。12小时制采用12进制计数器，24小时制采用24进制计数器，两种时制的切换可以通过单刀双掷开关完成。我们在秒进位和分进位处人为地产生一个上升沿，可以完成一次进位，达到校时的目的。时分秒的通过共阴极七段数码管来显示，数码管需要74LS48进行译码。
五、总结：
在仿真过程中，遇到了许多问题。比如拿校时电路的设计来说，第一个问题，校时电路只能进位一次；后来调整了电路，结果校时电路50就进位了。经过对进位原理的仔细思考，第四次修改，才成功了。比如1Hz的频率太小了，在Multisim上无法验证电路的功能，后来直接接了未经分频的1kHz进行验证。
AD是我第一次接触，在制作原理图和PCB时，也遇到了很多困难，寻找元件，花了很长的时间，还有其他的操作问题。只能询问老师，在网上看视频和百度解决一些问题。PCB布线对于我来讲，难度好大，整个版面的布局，需要花大力气去排版。最后的成品不太美观，以后还要多加训练。
③12小时/24小时时制切换部分
图3-612小时/24小时时制切换仿真图
实现异步清零的两个与非门通过一个单刀双掷开关，连接到时个位和时十位的清零端。当开关打向左边时，数字钟采用24小时制，当开关打向右边时，数字钟采用12小时制。
④译码显示部分
图3-7译码显示部分仿真图
74LS48译码器地址输入端接74LS161的输出端，能够把74LS161输出的二进制数转换成需要显示的十进制数。译码器驱动共阴极七段数码管，输出端接数码管的ABCDEFG端。根据需要可以再加上电阻进行限流，防止损坏数码管。数码管数字切换时的残影问题，可以通过改变NE555振荡产生脉冲的占空比解决。
⑥整点报时电路部分
图3-9整点报时电路仿真图
图中下方的四个二输入与非门分别连接分十位、分个位、秒十位、秒个位输出端的四个与非门。当且仅当分十位、分个位、秒十位、秒个位都产生进位，即整点时，第一组四个与非门均输出低电平，经过图中下方的四个与非门后，全部为高电平，然后接入一个四输入与非门，产生低电平，再经过一个与非门取反，输出高电平，驱动扬声器发声，达到整点报时的效果。
12进制计数器的时个位、时十位输入端都预置0000。时个位输出端预先假设为1001即十进制9，时十位预先假设为0001即十进制1。将时个位假设为1的两个输出端接入二输入与非门，当且仅当时个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。将时十位 与时个位 接入与非门，当且仅当时计数为12时，与非门输出低电平，时个位、时十位异步清零，重新开始计数。
《数字系统与逻辑设计实验》 实验报告
题目数字钟电路设计与PCB图设计
学院：信息工程学院系电子信息工程
专业：
班级：
学号：
学生姓名：
指导教师：
递交日期：
南昌大学实验报告
学生姓名：学 号：专业班级：
实验类型：□验证□综合■设计□创新实验日期：2018/1/6实验成绩：
“数字钟电路设计与PCB图设计”实验报告
3、电路仿真及实现情况：
图3-10数字钟电路仿真图
经过仿真验证，电路成功地实现了预期功能。除了实现实验要求的具有准确计时，以数字形式显示时、分、秒时间功能、能够独立校正时和分的校时功能、整点报时功能外，额外实现了12小时/24小时时制切换功能。
4、总电路原理图：
四、主要实验元件及器材清单：
图4-1数字钟元件清单图
通过这次数字钟设计实验，加深了我对数电知识的理解，将理论上的知识用于实践。进一步熟悉了对于Multisim的使用，学习了Altim Designer的简单使用，对于以后的课程有很大帮助。另外，有条件的话，也很想利用自己设计的PCB做出数字钟实物。
一、实验目的：
1、综合应用数字电路知识；
2、学习使用protel进行电子电路的原理图设计、印制电路板设计；
3、了解电路板制作、安装、调试技能。
二、实验任务及要求：
任务：设计一个12小时或24小时制的数字钟，显示时、分、秒，有校时功能，可以分别对时及分进行单独校时，使其校正到准确时间。
要求：画出电路原理图，元器件及参数选择，PCB文件生成、3D实物图等。
图3-8校时电路（时、分）仿真图
74LS161时钟上升沿有效，进位需要先产生一个低电平，再给一个高电平，从而形成上升沿。所以，根据这个原理，我们可以人为地制造上升沿，根据我们的需要，进位，从而达到校正时间的目的。由于不能改变74LS161的边沿触发特性，所以需要使用两个与非门，使脉冲信号不发生改变，传往下一级。与非门的放置位置会影响整个电路的结果。经过反复尝试，在单刀双掷开关两侧各放置一个与非门，能够实现正常的校时功能。
24进制计数器的时个位、时十位输入端都预置0000。时个位输出端预先假设为1001即十进制9，时十位预先假设为0010即十进制2。将时个位假设为1的两个输出端接入二输入与非门，当且仅当时个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。将时十位 与时个位 接入与非门，当且仅当时计数为24时，与非门输出低电平，时个位、时十位异步清零，重新开始计数。
图3-1电路总体框图
2、各子模块原理与电路设计
①振荡电路
图3-2振荡电路仿真图ቤተ መጻሕፍቲ ባይዱ
根据公式 计算出
②计数部分
图3-3分、秒计数模块（60进制计数器）仿真图
图3-4时计数模块（24进制计数器）仿真图
图3-5时计数模块（12进制计数器）仿真图
60进制计数器采用置数法，分个位、秒个位、分十位、秒十位输入端都预置0000。分个位、秒个位输出端预先假设为1001即十进制9，分十位、秒十位预先假设为0101即十进制5。将两对假设为1的两个输出端接入两个二输入与非门，当且仅当分十位和秒十位输出为5以及分个位和秒个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。
三、实验原理及电路设计：
1、设计方案与模块框图
利用NE555构成自激多谐振荡器，输出一个频率为1024Hz的脉冲信号。因为数字钟需要的是1Hz的信号，所以需要进行分频处理。这里采用了1024分频，利用三片74LS161分别进行8分频、8分频和16分频，最终得到1Hz的脉冲信号。60秒为1分钟，所以需要一个60进制的计数器。这里还是使用74LS161，通过同步置数进行循环，秒计数每满60向分计数进1，然后自身清零。60分钟为1小时，所以分计数采用的方法和秒计数一样。当分计数和秒计数同时进位时，扬声器发声，即为整点报时。12小时制采用12进制计数器，24小时制采用24进制计数器，两种时制的切换可以通过单刀双掷开关完成。我们在秒进位和分进位处人为地产生一个上升沿，可以完成一次进位，达到校时的目的。时分秒的通过共阴极七段数码管来显示，数码管需要74LS48进行译码。
五、总结：
在仿真过程中，遇到了许多问题。比如拿校时电路的设计来说，第一个问题，校时电路只能进位一次；后来调整了电路，结果校时电路50就进位了。经过对进位原理的仔细思考，第四次修改，才成功了。比如1Hz的频率太小了，在Multisim上无法验证电路的功能，后来直接接了未经分频的1kHz进行验证。
AD是我第一次接触，在制作原理图和PCB时，也遇到了很多困难，寻找元件，花了很长的时间，还有其他的操作问题。只能询问老师，在网上看视频和百度解决一些问题。PCB布线对于我来讲，难度好大，整个版面的布局，需要花大力气去排版。最后的成品不太美观，以后还要多加训练。
③12小时/24小时时制切换部分
图3-612小时/24小时时制切换仿真图
实现异步清零的两个与非门通过一个单刀双掷开关，连接到时个位和时十位的清零端。当开关打向左边时，数字钟采用24小时制，当开关打向右边时，数字钟采用12小时制。
④译码显示部分
图3-7译码显示部分仿真图
74LS48译码器地址输入端接74LS161的输出端，能够把74LS161输出的二进制数转换成需要显示的十进制数。译码器驱动共阴极七段数码管，输出端接数码管的ABCDEFG端。根据需要可以再加上电阻进行限流，防止损坏数码管。数码管数字切换时的残影问题，可以通过改变NE555振荡产生脉冲的占空比解决。
⑥整点报时电路部分
图3-9整点报时电路仿真图
图中下方的四个二输入与非门分别连接分十位、分个位、秒十位、秒个位输出端的四个与非门。当且仅当分十位、分个位、秒十位、秒个位都产生进位，即整点时，第一组四个与非门均输出低电平，经过图中下方的四个与非门后，全部为高电平，然后接入一个四输入与非门，产生低电平，再经过一个与非门取反，输出高电平，驱动扬声器发声，达到整点报时的效果。
12进制计数器的时个位、时十位输入端都预置0000。时个位输出端预先假设为1001即十进制9，时十位预先假设为0001即十进制1。将时个位假设为1的两个输出端接入二输入与非门，当且仅当时个位输出为9时，与非门输出低电平，然后自身置数0000，实现了清零。并且在下一个时钟脉冲来临时，形成一个上升沿，产生进位。将时十位 与时个位 接入与非门，当且仅当时计数为12时，与非门输出低电平，时个位、时十位异步清零，重新开始计数。
《数字系统与逻辑设计实验》 实验报告
题目数字钟电路设计与PCB图设计
学院：信息工程学院系电子信息工程
专业：
班级：
学号：
学生姓名：
指导教师：
递交日期：
南昌大学实验报告
学生姓名：学 号：专业班级：
实验类型：□验证□综合■设计□创新实验日期：2018/1/6实验成绩：
“数字钟电路设计与PCB图设计”实验报告
3、电路仿真及实现情况：
图3-10数字钟电路仿真图
经过仿真验证，电路成功地实现了预期功能。除了实现实验要求的具有准确计时，以数字形式显示时、分、秒时间功能、能够独立校正时和分的校时功能、整点报时功能外，额外实现了12小时/24小时时制切换功能。
4、总电路原理图：
四、主要实验元件及器材清单：
图4-1数字钟元件清单图
通过这次数字钟设计实验，加深了我对数电知识的理解，将理论上的知识用于实践。进一步熟悉了对于Multisim的使用，学习了Altim Designer的简单使用，对于以后的课程有很大帮助。另外，有条件的话，也很想利用自己设计的PCB做出数字钟实物。
一、实验目的：
1、综合应用数字电路知识；
2、学习使用protel进行电子电路的原理图设计、印制电路板设计；
3、了解电路板制作、安装、调试技能。
二、实验任务及要求：
任务：设计一个12小时或24小时制的数字钟，显示时、分、秒，有校时功能，可以分别对时及分进行单独校时，使其校正到准确时间。
要求：画出电路原理图，元器件及参数选择，PCB文件生成、3D实物图等。